Principios y Aplicaciones de Los Dispositivos Lógicos Programables Como Las Pals y Las Gals

PRINCIPIOS Y APLICACIONES DE LOS DISPOSITIVOS LGICOS PROGRAMABLES COMO LAS PALS Y LAS GALS.
Una matriz programable es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de interseccin. Las matrices pueden ser fijas o programables. Todos los PLD estn formados por matrices programables. Estrucutura Interna de un PLD La estructura bsica de un PLD et formada por un arreglo de puetas AND y OR interconectadas a travs de fusibles. Matriz AND La matriz AND est formada por una red de compuertas AND conectadas a travs conductores y fusibles en cada punto de interseccin. Cada punto de interseccin entre una fila y una columna se denomina celda. La figura 4.4.1 muestra un arreglo de compuertas no programado.
Figura 4.4.1. Arreglo AND No Programado.
Cuando se requiere una conexin entre una fila y una columna, el fusible queda intacto y en caso de no requerirse la conexin, el fusible se abre en el proceso de programacin. La figura muestra 4.4.2 un arreglo ANDprogramado.
Figura 4.4.2. Arreglo AND Programado.
Matriz OR La matriz OR est formada por una red de compuertas OR conectadas a travs conductores y fusibles en cada punto de interseccin. La figura 4.4.3 muestra un arreglo de compuertas no programado.
Figura 4.4.3. Arreglo OR No Programado.
La figura muestra 4.4.4 un arreglo OR programado.
Figura 4.4.4. Arreglo OR Programado.
Los dispositivos lgicos programables que se usan ms comnmente para la implementacin lgica son la PAL y la GAL. Lgica de Arreglos Programables (PAL, Programmable Array Logic) La PAL es un PLD que se ha desarrollado para superar ciertas desventajas de la PLA, tales como los largos retardos debidos a los fusibles adicionales que resultan de la utilizacin de dos matrices programables y la mayor complejidad del circuito. La PAL bsica est formada por una matriz AND programable y una matriz OR fija con la lgica de salida (Ver figura 4.4.5). Esta estructura permite implementar cualquier suma de productos lgica con un nmero de variables definido, sabiendo que cualquier funcin lgica puede expresarse como suma de productos. La PAL se implementa con tecnologa bipolar (TTL o ECL).
Figura 4.2.5. Diagrama de bloques de una PAL (Programmable Logic Array)
Nomenclatura de una PAL Los lderes en fabricacin de PLDs, Texas Instruments y AMD, tienen una notacin para identificar los dispositivos. Por ejemplo, la estructura en PLD AMD es:
Figura 4.2.6. Diagrama de bloques de una PAL (Programmable Logic Array)
Dentro de la estructura de salida se tienen las posibilidades contenidas en la tabla 4.2.1.
Cdigos L H R RA X V M
Tipos de Salidas Combinatoria con nivel bajo activo. Combinatoria con nivel alto activo. Registro. Registro asncrono. Registro O exclusivo. Vestil. Macroclula.
Tabla 4.2.1. Tipos de Salidas de una PAL.
PALs comerciales En el mercado se manejan referencias como la PAL16L8, PAL20L8, PAL20V8 y PAL20X8.
Matriz Lgica Genrica (GAL, Generic Array Logic) La GAL se forma con una matriz AND reprogramable y una matriz OR fija , con una salida lgica programable. La figura 4.4.7. muestra el diagrama de bloques de una GAL. Esta estructura permite implementar cualquier expresin lgica suma de productos con un nmero de variables limitado.
Figura 4.4.7. Diagrama de Bloques de una GAL (Generic Array Logic).
Las dos principales diferencias entre los dispositivos GAL y PAL son: a) la GAL es reprogramable y b) la GAL tiene configuraciones de salida programables. La GAL se puede programar una y otra vez, ya que usa tecnologa ECMOS (Electrically Erasable CMOS, CMOS borrable elctricamente ). En la figura 4.4.8. se ilustra la estructura bsica de una GAL con dos variables de entrada y una de salida. La matriz reprogramable es esencialmente una red de conductores ordenados en filas y columnas, con una celdaCMOS elctricamente borrable (E2CMOS) en cada punto de interseccin, en lugar de un fusible como en el caso de las PAL. Estos PLDs son borrables y reprogramables. El transistor CMOS tiene 2 compuertas, una de ellas totalmente aislada, flotante. Para programar cada celda se aplica o no una tensin mayor a VDD (alta) en la compuerta no flotante. Al aplicar esta tensin el dielctrico conduce y la compuerta flotante se carga negativamente, dejando en operacin normal siempre abierto el transistor.
Figura 4.4.8. Estructura Bsica de una GAL (Generic Array Logic)
En la figura 4.2.9. se muestra un ejemplo de una sencilla matriz GAL programada para obtener la suma de tres productos.
Figura 4.4.9. Programacin de una GAL (Generic Array Logic).
El borrado se puede hacer de dos formas:
Con luz ultravioleta(UV): exponiendo el transistor de 5 a 20 minutos a luz UV, el dielctrico conduce y permite la descarga de la compuerta flotante. Para este borrado el chip lleva una ventana de cuarzo transparente. Borrado elctrico: Es el ms usado hoy en da. La capa que aisla la compuerta flotante es ms delgada. Al aplicar una tensin alta con polaridad contraria , la compuerta flotante se descarga porque el dielctrico conduce. Las ventajas ms importantes de esta tcnica son una descarga rpida, no se requiere UV y no se requiere sacar el chip de su base. GALs comerciales Las diversas GAL tienen el mismo tipo de matriz programable. Se diferencian en el tamao de la matriz, en el tipo de OLMC (Las macroceldas Lgicas de Salida que contienen circuitos lgicos programables que se pueden configurar como entrada o salida combinacional y secuencial) y en los parmetros de funcionamiento, tales como velocidad y disipacin de potencia.
Referencia
Nmero de Pines
tPD
ICC (mA)
Caractersticas
GAL16V8A 20
10, 15, 25 15, 20 10, 15, 25 15, 20 10, 15, 25
55, 115
E2CMOS PLD Genrica
GAL18V10
20
115
E2CMOS PLD Universal
GAL22V8A 24
55, 115
E2CMOS PLD Genrica
GAL22RA10 24
115
GAL22V10
24
130
GAL26CV12 28 GAL6001 24
15, 20 30, 35
130 150
E2CMOS PLD Universal E2CMOS FPLA E2CMOS PLD Programable en Circuito
ispGAL16Z8 24
30, 35
190

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Figura 4.4.1. Arreglo AND No Programado.

Figura 4.4.2. Arreglo AND Programado.

Figura 4.4.3. Arreglo OR No Programado.

La figura muestra 4.4.4 un arreglo OR programado.

Figura 4.4.4. Arreglo OR Programado.

Figura 4.2.5. Diagrama de bloques de una PAL (Programmable Logic Array)

Figura 4.2.6. Diagrama de bloques de una PAL (Programmable Logic Array)

Dentro de la estructura de salida se tienen las posibilidades contenidas en la tabla 4.2.1.

Figura 4.4.7. Diagrama de Bloques de una GAL (Generic Array Logic).

Figura 4.4.8. Estructura Bsica de una GAL (Generic Array Logic)

Figura 4.4.9. Programacin de una GAL (Generic Array Logic).

El borrado se puede hacer de dos formas:

10, 15, 25 15, 20 10, 15, 25 15, 20 10, 15, 25

E2CMOS PLD Genrica

E2CMOS PLD Universal

E2CMOS PLD Genrica

E2CMOS PLD Universal

E2CMOS PLD Universal

E2CMOS PLD Universal E2CMOS FPLA E2CMOS PLD Programable en Circuito

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