INFORME PREVIO: LABORATORIO N°3

Sánchez Espinoza Luis Gerardo Jesús , Juarez Samanez Marco Antonio , Nelly Lorena Huaman
Huamaní, Correa Vilca Milton Joel, Sánchez Huaches José Alfonso
Universidad Nacional de Ingeniería
Facultad de Ingeniería Eléctrica y Electrónica
Lima, Perú
[email protected], [email protected] , [email protected] ,
[email protected] , [email protected].

PARTE A
 1. Simular en Proteus y explicar cómo funciona el siguiente circuito.

Figura 1: Simulación de
un comparador empleando un restador.

Para explicar cómo funciona el circuito dividimos el análisis en tres casos:

A=B:
Notamos que al inicio del circuito está presente un restador, para el caso en que los dos números sean iguales entonces el
resultado de la resta seria ‘‘0000’’, luego introducimos esos cuatro valores a una conexión de OR, ya que todos los
números que se ingresan al OR son ceros, el resultado de tal arreglo siempre nos dará ‘‘0’’. Entonces la diferencia de dos
números iguales cuando pasen por un arreglo de OR nos dará siempre un ‘‘0’’, por ello es que al final se añade un
negador, para que cuando los dos números sean iguales nos dé siempre un ‘‘1’’, el ‘‘0’’ que nos sale de la diferencia de
dos números iguales también son llevados a dos AND’s por separado, uno para A<B y otro para A>B, resultando ‘‘0’’
para ambos.

A>B (A=minuendo, B=sustraendo)

Teniendo presente que para una diferencia de dos números cuando el sustraendo(B) es menor al minuendo(A) tendremos
un Carry igual a ‘‘1’’. Luego analizando la salida de la diferencia tendrá por lo menos un ‘‘1’’, este valor al ser ingresado
al OR siempre nos dará un ‘‘1’’ en su salida, esos dos valores, tanto del Carry(1) como el de la salida del OR(1), son
ingresados a un AND que nos dará como salida un ‘‘1’’.

A<B (A=minuendo, B=sustraendo) Teniendo presente que para una diferencia de dos números cuando el sustraendo(B)
es mayor al minuendo(A) tendremos un carry a ‘‘0’’. Luego analizando la salida de la diferencia siempre tendrá por lo
menos un ‘‘1’’, este valor al ser ingresado al OR siempre nos dará un ‘‘1’’ en su salida, luego ingresamos a un AND la
negación del carry(1) y la salida del OR(1), lo que nos dará como salida un ‘‘1’’.

2: Empleando MUX 74151, diseñe y simule en Proteus un circuito que permita visualizar en un display de 7 segmentos
el siguiente mensaje, en donde se indica que grupo es:

para la solucion de este problema se uso la siguiente frase: DIGITAL-GRUPO-03, donde el numero 03 es el numero de
nuestro grupo.para la visualizacion de las palabras, se uso el siguiente formato.
Se uso un thumbswitch-hex para aser cambiar las las letras a visualizar, se uso 7 circuitos integralos MUX 74151.
Aprovechando que el bits de menor peso A cambia continuamente en orden secuencial de 0 a 1 y así sucesivamente y que los
BCD cambian de forma secuencial, se usó los bits BCD para hacer que todos los multiplexores cambien al usar el
thumbswitch-hex y asi poder ver las letras deseadas, con la utilizacion del bits A y su negacion se formo las palabras
deseadas para la visualizacion. formando en los 7 multiplexores las 7 salidas que se deava ver en el display.
para la visualizacion de las letras, se uso un display catodo comun, junto a un paquete de ressitencias de valor 220 ohm.

ffIG

3: Implementar y explicar cómo funciona el decodificador de un número binario de 8 bits a BCD.

Para la entrada se uso 2 thumbswitch-bcd . usando las compuertas and , or y 7 circuitos integrados 74ls83 se procedio a
realizar operaciones.en esta simulacion todos los acarreos son de valor 0.
para visualizar la salida se uso tres decoder 74ls47 bcd, estos decoder travajan con max terminos,por lo que se tuvo que usar
para visulaizar en la salida tres desplay anodo comun. una para visualizar la cifra de la unidad, otra para la decena y una
mas para centena respectivamente.

4. Diseñar y simular en Proteus e implementar un circuito sumador-restador de dos números de 8 bits. Los
números están en formato BCD (cada dígito debe ser menor a 10) y la visualización también debe ser en
formato BCD y mostrarse en display de 7 segmentos.

Para realizar el circuito sumador restador Tenemos que tener presente que para Co=0 el circuito sumador y para Co= 1 el
circuito es negador.
• Para el sumador: introducimos los dígitos correspondientes de las unidades a un sumador, luego analizamos la salida
del sumador y el acarreo, y la salida del sumador es mayor a 9 tenemos qué convertir el resultado a BCD, para ello
usamos un comparador en el cual comparamos la salida de la suma con el número 9, tomamos la salida suma > 9,
esta salida es llevada a un OR junto con el acarreo de la suma, luego la salida del OR es conectada a otro sumador el
cual sume 6 el resultado de la suma para así convertir el resultado a BCD(esto se da si la suma es mayor a nueve).
Finalmente conectamos el resultado aún decoder el cual se conectará a un display para poder visualizar el resultado
en BCD. El acarreo de las decenas es llevado a un AND junto con la negacion del Co, luego esto es conectado a un
decoder para asi poder visualizar la tercera cifra en un display.

• Para el restador: introducimos los dígitos correspondientes a las unidades el primer dígito ingreso directo al
sumador y el segundo dígito introducido al sumador es negado, tambien con el Co=1, luego este resultado es llevado
tanto a un comparador como un sumador, en el comparador lo comparamos con el número 9 y el sumador no sirve
para convertirlo a BCD luego utilizamos un Decoder para visualizar el resultado en un display, para el digito de las
decenas realizamos el mismo procedimiento considerando el acarreo.
Figura 2:
Simulación de un circuito sumador-restador de dos números de 8 bits.

5. Diseñar y simular en proteus e implementar un circuito multiplicador combi nacional de dos dígitos hexadecimales
de 4 bits cada uno (empleando thumbswitch en el proteus).El resultado deben visualizarse en BCD en tres display de 7
segmentos.
Para la implementación de este circuito se ha empleado 16 multiplicaciones y seguidamente 3 sumas con números de 4 bits
cada una, para las multiplicaciones se emplearon el integrado 7408 y para efectuar las sumas el 7483.
Para poder comprender el circuito, analizamos los cálculos realizados en la tabla N°1, se observa que los 8 bits sombreados
de color amarillo corresponden a los 8 bits del resultado de la multiplicación de los dos números de 4 bits, donde el bit de
menor peso corresponde al resultado de la multiplicación de los bit’s de menor peso de numero 1 con el número 2, los
siguientes 2 bits (S1 y S1’) se asignan de los bit’s de menor peso como resultados de la primera y segunda suma
respectivamente, y los últimos bit’s (C’’, S4’’, S3’’,S2’’,S1’’) son el resultado de la tercera suma.
Como observación adicional, se puede añadir que el carrier de cada suma, pasan a ser bits de entrada (mayor peso) para la
siguiente suma.
Numero 1 a3 a2 a1 a0
Numero2 b3 b2 b1 b0
0 a3b0 a2b0 a1b0 a0b0
a3b1 a2b1 a1b1 a0b1
1ª suma C S4 S3 S2 S1
b2a3 b2a2 b2a1 b2a0
2da suma C’ S4’ S3’ S2’ S1’
b3a3 b3a2 b3a1 b3a0
3ra suma C’’ S4’’ S3’’ S2’’ S1’’
Tabla N°1 Cálculos empleados en el multiplicador de números de 4 bits
Realizada la suma, y la multiplicación, y se simulo en proteus el circuito multiplicador usando 3 circuitos integrados 74ls83 y
compuertas and y or.

imagen3: circuito multiplicador de dos número

Para visualizar el resultado se procedió a unir el circuito multiplicador con el ejemplo 51 del aula virtual, el cual es un
decodificador binario de 8 bits a BCD. Quedando el siguiente circuito:
imagen4: circuito multiplicador de dos números, con visualización en BCD
6.-Diseñar y simular en Proteus una calculadora digital para dos dígitos binarios de 4 bits cada uno (utilice
thumbswitch): NUM1 y NUM2. La calculadora debe realizar las siguientes operaciones, las cuales deben ser
visualizadas en BCD (tres displays de 7 segmentos cada uno). (2 ptos)
o Suma: NUM1 + NUM2.
o Resta: NUM1 – NUM2
o Multiplicación: NUM1*NUM2
o Cuadrado: NUM1*NUM1
Cada operación se indica mediante un switch. Prever la lógica necesaria para evitar que se pueda solicitar más de una
operación al mismo tiempo.

Para el diseño de este circuito se procedió a dividirlo en 2 etapas:

1. La primera realiza las operaciones aritméticas en binario.
2. La segunda realiza la conversión de las salidas de la primera etapa (binario) a BCD, para ello utilizamos el circuito
decodificador de 8 bits explicado e implementado en el problema 3 de la parte A, por lo que no analizaremos la
segunda etapa.
Para la selección que la operación aritmética que se desea visualizar se utilizó un thumbswitch BCD (siendo SELECT_0 y
SELECT_1 el primer y segundo bit menos significativos respectivamente) donde:
 Para 0 (SELECT_0 = 0 y SELECT_1 = 0) selecciona la suma.
 Para 1 (SELECT_0 = 1 y SELECT_1 = 0) selecciona la resta.
 Para 2 (SELECT_0 = 0 y SELECT_1 = 1) selecciona la multiplicación.
 Para 3 (SELECT_0 = 1 y SELECT_1 = 1) selecciona el cuadrado.
 Para números mayores o iguales a 4 el ciclo se repite, esto no importa en sí, porque solo se usa los 2 menos
significativos bits del thumbswitch BCD.

Fig. 1. Los thumbswitch hexadecimal de la parte superior representan los números ingresados a la calculadora, mientras que
el thumbswitch BCD de la parte inferior selecciona el modo de cálculo según la operación que se desee visualizar.

Para el circuito aritmético sumador y restador hacemos uso de 1 sumador 74LS83, 1 comparador 74LS85, 2 multiplexores
74LS157 y 5 compuertas XOR 74LS86.
Los números ingresan al comparador y a los 2 multiplexores de modo que cuando el comparador indique que el número A es
menor al B este activará a los multiplexores para que permute el orden de los números, haciendo que primero ingrese el
número B y luego A, de este modo se garantiza el número mayor siempre ingrese primero al sumador y restador.
El algoritmo usar para restar es el sistema de complemento a 2 definido de la forma siguiente
-MENOR=NOT(MENOR)+1
Para la selección entre sumar y restar se utiliza el bit SELECT_0 thumbswitch BCD de selección de cálculo, este ingresa
como acarreo de entrada al sumador y a cada entrada XOR junto con cada bit del numero menor y el acarreo de salida, de
forma tal que cuando este habilitado (modo restar) negará cada bit.
Se niega el acarreo de salida en el modo restar debido a que este representa el bit más significativo de los 5 bits de la suma y
al sumar por complemento este resultado será mayor o igual a 16, ello se obtiene al analizar los intervalos siguientes:
0 ≤ MENOR ≤ MAYOR ≤ 15
NOT(MENOR)+1 = 16-MENOR
-15 ≤ -MAYOR ≤ -MENOR ≤ 0
1 ≤ 16-MAYOR ≤ 16-MENOR ≤ 16
1 ≤ 16-MAYOR ≤ 16-MENOR ≤ 16
16 ≤ 16-MENOR+MAYOR ≤ 16+MAYOR ≤ 31
Con el algebra de intervalos anterior se determina que la suma por complemento MAYOR+NOT(MENOR)+1 es nada más y
nada menos que la resta aumentada en 16, es decir los 4 bits de resta con un acarreo de salida el cual se niega.
El circuito sumador y restador se aprecia en la figura siguiente:
Fig. 2. Circuito sumador restador binario. Las salidas M del 0 al 3 representan los bits del número mayor y del 4 al 7, los del
número menor.

Para la selección multiplicación y cuadrado utilizamos el mismo circuito multiplicador donde con un multiplexor 74LS157 y
entrada de selección SELECT_0 se escogerá el número C de la forma siguiente:
 Para SELECT_0 = 0 el número C es igual a B.
 Para SELECT_0 = 1 el número C es igual a A.

Fig. 3. Circuito de selección del número C.

En la entrada del circuito multiplicador ingresaran los números A y C.

El algoritmo a utilizar es el siguiente:
NÚMERO A A3 A2 A1 A0
NÚMERO C C3 C2 C1 C0
A1*C
A3*C0 A2*C0 A0*C0
0
PRODUCTOS A0*C
A3*C1 A2*C1 A1*C1
PARCIALES 1
A3*C2 A2*C2 A1*C2 A0*C2
A3*C3 A2*C3 A1*C3 A0*C3
PRODUCTO P7 P6 P5 P4 P3 P2 P1 P0
Fig. 4. Tabla de productos parciales. Los recuadro rojos se marcaron para posteriormente aplicar sumadores 74LS85 mientras
que el recuadro azul representa un medio sumador explicado posteriormente.
La salida A0*C0 la nombramos directamente P0.
Utilizamos un primer sumador 74LS185 donde ingresaran los numerales 0(A3*C0)(A2*C0)(A1*C0) y (A3*C1)(A2*C1)
(A1*C1)(A0*C1) con acarreo cero de entrada y se obtendrán las salidas (S4)(S3)(S2)(S1) y acarreo de salida Cout4, donde a
S1 le corresponde P1. Ingresamos S2 y A0*C2 en un medio sumador de 1 bit cuya tabla es la siguiente:

S2 A0*C2 P2 CARRY2
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Fig. 5. Tabla de verdad del medio sumador la suma es P2 y el acarreo CARRY2.

Utilizamos un segundo sumador 74LS185 donde ingresaran los numerales 0(A3*C2)(A2*C2)(A1*C2) y (A3*C3)(A2*C3)
(A1*C3)(A0*C3) con acarreo CARRY_2 de entrada y se obtendrán las salidas (S8)(S7)(S6)(S5) y acarreo de salida Cout8,
donde a Cout8 le corresponde P7.
Haciendo uso de un tercer sumador 74LS185 donde ingresaran los numerales 0(Cout4)(S4)(S3) y (S8)(S7)(S6)(S5) con
acarreo cero de entrada y se obtendrán las salidas (P6)(P5)(P4)(P3)
El circuito multiplicador simulador se muestra en la siguiente figura:

Fig. 6. Circuito Multiplicador.

Para seleccionar entre los circuitos sumador restador y multiplicador hacemos uso de 2 multiplexores 74LS157 y entrada de
selección SELECT_1 de la forma siguiente:
 Para SELECT_1 = 0, circuitos sumador restador.
 Para SELECT_1 = 1, circuitos multiplicador.
El circuito se muestra en la siguiente figura:

Fig. 7. Circuito para seleccionar entre los circuitos sumador restador y multiplicador
Para el caso del signo negativo cuando A<B (modo resta) se utilizó en la salida del display que representa el numero más
significativo un multiplexor 74LS157 de forma que si A<B, SELECT_0=1 y SELECT_1=0 cambiara las salidas de este para
mostrar el signo. Para un mayor entendimiento observar la figura siguiente:

Fig. 8. Circuito para seleccionar entre los circuitos sumador restador y multiplicador

Finalmente, las salidas en binario pasasen al circuito decodificador de 8 bits explicado e implementado en el problema 3 de la
parte A y como se dijo anteriormente se omitirá la explicación.

Con ello el circuito completo queda de la forma siguiente:

Fig. 9. Circuito que suma, resta, multiplica y eleva al cuadrado, según las entradas de selección SELECT_0 Y SELECT_1
este cambiará su modo de operación.
PARTE B

1. Diseñar y simular en Proteus un ALU de 8 bits empleando el 74181. Los valores de los dos operandos de 8 bits,
deben ser ingresados mediante thumbswitch. Adicionalmente los selectores de funciones y de modo deben ser
ingresados mediante logicstate. El resultado debe visualizar en display virtuales de Proteus.

Para el diseño de un ALU de 8 bits , usaremos 2 ALUS de 4 bits , los cuales se colocaran en cascada mediante el CN+4 del
ALU N°1 (Carry de salida del ALU N°1). Si se desea tener un carry de entrada, el carry de entrada deberá de estar en nivel
BAJO , caso contrario debe de estar en nivel ALTO .

Fig.d
Para la selección de operaciones a querer realizar, se empleara la siguiente tabla ,la cual corresponde al datasheet del CI
79LS181.
 Fig. TABLA DE SELECCIÓN DE OPERACIONES

Tomar en cuenta que para realizar operaciones lógicas , se debe de poner en nivel alto al selector de operaciones
lógica/aritmética , y para realizar operaciones aritméticas , se debe de poner en nivel bajo el selector de operaciones
lógica/aritmética .

2. Diseñar, simular en Proteus e implementar un decodificador de teclado empleando el 74C922. Adicione a cada una
de las cuatro salidas del 74C922 una resistencia y un led para visualizar la salida. ¿Que indica el pin DA?

El pin DA nos indica cuando una tecla es presionada.

DA va a nivel alto cuando se presiona una tecla .La salida de DA regresa a nivel bajo cuando la tecla deja de ser presionada.
El pin DA retornara a nivel alto para indicar validación de la nueva tecla después de un periodo normal de rebote (presionar
y soltar).
El OUTPUT ENABLE ( OE) nos permite habilitar la salida de datos. Cuando OE , se encuentra en estado alto, a pesar de
presionar alguna tecla del teclado , no nos permitirá obtener una salida de datos. Cuando OE se encuentra en estado bajo,
permite la salida de datos.
El pin OSC nos marca la frecuencia del oscilador de escaneo del teclado.
El pin KBM nos quita los anti rebotes del teclado. El valor del condensador a colocar en KBM tiene que ser 10 veces el
valor del condensador a usar en el pin OSC.

Fig.ada

3.- Al circuito anterior, diseñar, simular en Proteus e implementar un circuito basado en el decoder 74LS154, que
permita visualizar en un display de 7 segmentos (ánodo o cátodo común), el carácter que representa cada tecla del
teclado matricial 4x4. Considerar que la tecla * representa al carácter F y la tecla # representa al carácter E.
Por ejemplo: si presiona la tecla 5, en el display se debe visualizar el carácter 5. (2 ptos)
Para implementar un circuito lógico basado en el decoder 74LS154 recurrimos a la siguiente tabla, donde se escogió los
términos máximos para su diseño y posterior implementación.

Carácte
Min A B C D a b c d e f g
r
Max0 0 0 0 0 1 1 1 0 1 1 1 A
Max1 0 0 0 1 0 0 1 1 1 1 1 B
Max2 0 0 1 0 1 0 0 1 1 1 0 C
Max3 0 0 1 1 0 1 1 1 1 0 1 D
Max4 0 1 0 0 1 1 1 1 0 0 1 3
Max5 0 1 0 1 1 0 1 1 1 1 1 6
Max6 0 1 1 0 1 1 1 1 0 1 1 9
Max7 0 1 1 1 1 0 0 1 1 1 1 E
Max8 1 0 0 0 1 1 0 1 1 0 1 2
Max9 1 0 0 1 1 0 1 1 0 1 1 5
Max10 1 0 1 0 1 1 1 1 1 1 1 8
Max11 1 0 1 1 1 1 1 1 1 1 0 0
Max12 1 1 0 0 0 1 1 0 0 0 0 1
Max13 1 1 0 1 0 1 1 0 0 1 1 4
Max14 1 1 1 0 1 1 1 0 0 0 0 7
Max15 1 1 1 1 1 0 0 0 1 1 1 F

Table. 1. Tabla de verdad del circuito a implementar. Los ceros en las cuadriculas amarillas representan los términos máximos.

Con la tabla anterior se procede a definir las funciones de cada uno de los 7 segmentos del display.
a = (A+B+C+/D)*(A+B+/C+/D)*(/A+/B+C+D)*(/A+/B+C+/D)
b = (A+B+C+/D)*(A+B+/C+D)*(A+/B+C+/D)*(A+/B+/C+/D)*(/A+B+C+/D)*(/A+/B+/C+/D)
c = (A+B+/C+D)*(A+/B+/C+/D)*(/A+B+C+D)*(/A+/B+/C+/D)
d = (A+B+C+D)*(/A+/B+C+D)*(/A+/B+C+/D)*(/A+/B+/C+D)*(/A+/B+/C+/D)
e = (A+/B+C+D)*(A+/B+/C+D)*(/A+B+C+/D)*(/A+/B+C+D)*(/A+/B+C+/D)*(/A+/B+/C+D)
f = (A+B+/C+/D)*(A+/B+C+D)*(/A+B+C+D)*(/A+/B+C+D)*(/A+/B+/C+D)
g = (A+B+/C+D)*(/A+B+/C+/D)*(/A+/B+C+D)*(/A+/B+/C+D)

Definidas las funciones simulamos el circuito mostrado en la figura siguiente:

Fig. 3. Simulación del circuito que muestra cada carácter del teclado matricial. Considerar que la tecla * representa al carácter F y la tecla # representa al carácter E.