Practica 8 Contador Con Gal 2019B

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PRACTICA 8

Contadores con GAL

OBJETIVO:
Implementar contadores con GAL programados con VHDL usando ISPLEVER

INTRODUCCIÓN:

Los circuitos contadores digitales se pueden clasificar en circuitos secuenciales síncronos y


asíncronos, se pueden encontrar en contadores binarios o decimales; estándar, cuenta
ascendente o descendente, con carga preestablecida

TRABAJO PREVIO.
1.-Realizar un circuito contador ascendente descendente de 3 bits, utilizando
programación en VHDL, genere el archivo *.jed para programar la GAL, simule el
circuito con PROTEUS
2. . Realizar un circuito contador ascendente descendente de 4 bits, utilizando
programación en VHDL, genere el archivo *.jed para programar la GAL, simule el
circuito con PROTEUS

MATERIAL Y EQUIPO A UTILIZAR:


MATERIAL:
Cantida Descripción
d
1 C.I. GAL22V10
1 C.I. LM555
1 Capacitor de 10 µF 16V
1 Resistencia de 10 kΩ
1 Resistencia de 100 kΩ
7 Resistencias de 330Ω
5 LEDs
1 Capacitor De 10nF

EQUIPO DE LABORATORIO
1 Fuente
1 Multímetro
1 Punta lógica
DESARROLLO:
1. Arme el circuito de reloj con el LM555 de la figura 6.1 y con los valores de
resistencia para R1 de 10 kΩ y R2 (o un POTENCIÓMETRO)de 100 kΩ y en la terminal 2
debe ir el capacitor de 10 µF.
VCC
1
5V

R1
10kΩ 8 U1
VCC
4 RST OUT 3
7 DIS R3
R2
6 THR 330Ω
100kΩ
2 TRI
5 CON
C1 GND
C2 LED1
10µF 1 LM555CN
0.01µF
1

1
Figura 8.1

2..-Arme el circuito de la figura 8.2, en el pin 1 de la GAL conecte la salida de reloj


del 555

U1(I0/CLK)
R1 R2
10k 10k
U1
1 23
I0/CLK IO0
2 22
I1 IO1
3 21
I2 IO2
4 20
I3 IO3
5 19
I4 IO4
6 18
I5 IO5
7
I6 IO6
17 R3 R4 R5 R6
8 16 100 100 100 100
I7 IO7
9 15
I8 IO8
10 14
I9 IO9
11
I10
13
I11
D1 D2 D3 D4
AM22V10

3. Realice los ajustes apropiados para un nuevo proyecto en ispLEVER del programa
de un contador de 3 bits que se muestra en la tabla 1.
Tabla 1
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity cont3 is

port(
clk: in std_logic ;
Q: out std_logic_vector(2 downto 0));

attribute LOC : string ;


attribute LOC of Q : signal is "P23P22P21";
end;

architecture prueba of cont3 is


begin
process (clk)
begin
If (clk 'event and clk = '1') then
Q <= Q + 1;
end if;
end process ;

end prueba;
4. Compile para generar el archivo *.jed, simule en PROTEUS, programe la GAL y
compruebe su funcionamiento.
5.- Realice un contador de 4 bits, utilizando una GAL, programando en VHDL,
compile para generar el archivo *.jed, simule en PROTEUS, programe la GAL y
compruebe su funcionamiento.
6.- Realice los ajustes apropiados para un nuevo proyecto en ispLEVER del
programa de un contador BCD que se muestra en la tabla 2
Tabla 2
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity contador_bcd is

port(
clk: in std_logic ;
bcd: out std_logic_vector ( 3 downto 0 ) );
attribute LOC : string ;
attribute LOC of bcd : signal is "P23P22P21P20";

end;

architecture cont of contador_bcd is


signal interna: std_logic_vector(3 downto 0);
begin
process ( clk, interna)
begin

IF (clk'event and clk='1') THEN


interna <= interna + 1;
if (interna >= 9) then
interna <= "0000";
end if;
end if;
end process;
bcd <= interna;

end cont;
7. Compile para generar el archivo *.jed, simule en PROTEUS, programe la GAL y
compruebe su funcionamiento.
8.- Realice un contador BCD descendente utilizando una GAL, programando en
VHDL, compile para generar el archivo *.jed, simule en PROTEUS, programe la GAL
y compruebe su funcionamiento.
.

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REFERENCIAS

Requerida
 Manual TTL
 Diseño de Sistemas Digitales. Morris Mano. Editorial. Prentice Hall.

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