Proyecto Formativo 5: Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica

Universidad Autónoma de Nuevo León
Facultad de Ingeniería Mecánica y Eléctrica
Proyecto Formativo 5
Nombre del Alumno: Jorge Pozos González
Matrícula:1889290 NL:32
Hora: M3 Salón:1201
Semestre Agosto-Diciembre
Catedrático Juan Ángel Garza Garza
Cd. Universitaria, mes 11 del 2019

Redacción del problema
Diseñe, efectué la simulación y construya un prototipo de sistema secuencial
síncrono y cíclico, compuesto de 4 luces (LED’s) que encienden y apagan en una
secuencia particular que dependerá de una señal de control E de modo que:
Si E = 0, ocurrirá la secuencia “X” que se muestra en la siguiente figura (Los cuadros
blancos indican que la luz está apagada, los cuadros obscuros indican que la luz
está encendida).
Si E = 1, ocurrirá la secuencia “Y” que se muestra a continuación:
Cuando usted cambia el valor de E en medio de una secuencia (X o Y), las luces
continuarán con la secuencia actual, hasta que se encuentre con un diseño de luces
que también esté presente en la otra secuencia, de ahí en adelante, continuará la
secuencia que fue seleccionada correspondiendo al nuevo valor de E. Ambas
secuencias son cíclicas, los cambios en la secuencia dependerán del pulso de
sincronía Clk.
1.- Incluya un botón de Paro “P” de modo que al oprimirlo se detenga y al soltarlo
continúe con la secuencia correspondiente al valor de E.
2.- Además, una entrada “Rst” (Restablecer) de modo que cuando tenga el valor de
uno sin importar la condición actual el sistema deberá de apagar todas las luces sin
necesidad de esperar la señal de Clk, y al soltarlo la secuencia iniciará de nuevo.
(se recomienda utilizar la instrucción Asynchronous Reset, .ar.) .
3.- Incluya una entrada adicional “LT” (prueba de lámparas) de modo que al activarla
mientras no está oprimido “Rst” deberán de encender todas las lámparas al llegar
la señal de Clk, y al soltarlo regresar continuar con la secuencia. (para tal considere
utilizar la instrucción Synchronous Preset, .sp.).
Diagrama de transición
Tabla de estado siguiente

E=0 E=1 P LT RST
E0 E2 E10 E0 E15 E0
E1 E5 E5 E1 E15 E0
E2 E4 E4 E2 E15 E0
E3 E1 E8 E3 E15 E0
E4 E3 E3 E4 E15 E0
E5 E0 E0 E5 E15 E0
E7 E5 E5 E7 E15 E0
E8 E7 E7 E8 E15 E0
E9 E3 E3 E9 E15 E0
E10 E9 E9 E10 E15 E0
E15 E0 E0 E15 E15 E0
Diagrama de bloques
CLK
QA
E
QB
P
QC
LT
QD
RST
Código ABEL-HDL
MODULE FORMATIVO5
Clk,E,P,RST,LT pin 1..5;
QA,QB,QC,QD pin 14..17 istype 'reg';
"sincronización
JORGE=[QA,QB,QC,QD];
equations
JORGE.Clk=Clk;
JORGE.ar=RST;
JORGE.sp=LT;
declarations
E0=[0,0,0,0];
E1=[0,0,0,1];
E2=[0,0,1,0];
E3=[0,0,1,1];
E4=[0,1,0,0];
E5=[0,1,0,1];
E7=[0,1,1,1];
E8=[1,0,0,0];
E9=[1,0,0,1];
E10=[1,0,1,0];
E15=[1,1,1,1];
State_diagram JORGE
state E0:
if !E&!P then E2;
if E&!P then E10;
if P then E0;
state E2:
if !P then E4;
if P then E2;
state E4:
if !P then E3;
if P then E4;
state E3:
if !E&!P then E1;
if E&!P then E8;
if P then E3;
state E1:
if !P then E5;
if P then E1;
state E5:
if !P then E0;
if P then E5;
state E10:
if !P then E9;
if P then E10;
state E9:
if !P then E3;
if P then E9;
state E8:
if !P then E7;
if P then E8;
state E7:
if !P then E5;
if P then E7;
state E15:
goto E0;
END
PINOUT
Simulación PROTEUS
Circuito implementado
Conclusiones
El diseño de un sistema secuencial no resulta muy complejo una vez obtenido el
diagrama de transición. Tras realizar el diagrama de transición es de vital
importancia el construir nuestra tabla de estados siguientes para tomar en cuenta
cualquier estado no contemplado en nuestro diagrama de estados y evitar errores
en nuestra programación debido a no tomar en cuenta algún estado.
Recomendaciones
Tomarse el tiempo necesario para construir el diagrama de estados de forma
correcta ya que, una vez realizado este paso, el resto del proyecto disminuye en
gran escala su dificulta y termina siendo muy metódico. Ser previsor en la
realización del proyecto en general ya que es, prácticamente, una guía para nuestro
proyecto final.
Referencias
http://jagarza.fime.uanl.mx/Agosto/A2019/Proyectos%20Formativos/PF5/ED/M3.htm

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Catedrático Juan Ángel Garza Garza

Cd. Universitaria, mes 11 del 2019

Si E = 1, ocurrirá la secuencia “Y” que se muestra a continuación:

Tabla de estado siguiente

Clk,E,P,RST,LT pin 1..5;

QA,QB,QC,QD pin 14..17 istype 'reg';

if !E&!P then E2;

if E&!P then E10;

if !E&!P then E1;

if E&!P then E8;

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