Circuitos Funcionales
Circuitos Funcionales
Circuitos Funcionales
CIRCUITOS FUNCIONALES
Existen numerosos circuitos integrados diseñados para realizar diversos pro-
cesos o construir interfaces entre sistemas digitales, los avances en la tecnología han
permitido desarrollar circuitos más completos en un solo encapsulado o chip. Los cir-
cuitos integrados (CI) en mediana y gran escala de integración (MSI, VLSI) pueden
llevar a cabo procesos realmente complejos. Estos procesos pueden ser específicos o
generales y abarcan la codificación, decodificación, conversión paralelo/serie, selec-
ción de datos, almacenamiento de datos, conteo de eventos, conversión de códigos,
sincronización de eventos y otros más.
Es importante conocer la función de componentes o circuitos básicos y su
forma de interconexión. Esto también permite adquirir la habilidad de reconocer con
facilidad la forma de trabajo de circuitos o sistemas complejos al centrar la compren-
sión o análisis en la función o proceso de los dispositivos más que en su diagrama de
circuitos o funcionamiento interno.
Ejemplo de circuitos funcionales son los registros y contadores, circuitos se-
cuenciales ampliamente utilizados en sistemas digitales. Los contadores desempeñan
tareas tales como la división de frecuencia, el conteo de eventos o el control de se-
cuencia de varias tareas. Los registros son dispositivos que se usan como almacena-
miento o memoria temporal, como dispositivos de demora o retardo y en la conversión
entre formas de datos en serie y en paralelo. Es importante conocer el funcionamiento
interno de estos dispositivos con el fin de tener en cuenta sus características y limita-
ciones de trabajo.
palabra de 20 bits requiere al menos 20 canales para transferirla. Por otro lado, cuando
un palabra es transferida en serie solamente un canal es suficiente y no importa el ta-
maño de la palabra, claro está que en detrimento de la velocidad de operación.
fiere a QB, QB hacia QC y QC va a QD. Esto significa que con la ocurrencia del pulso de
Figura 5-3 Registro 74HC165 Fuente: Texas Instruments Inc. Logic Selection Guide
and Databook. 2/E, Texas Instruments Inc, Dallas, 1997
Figura 5-4 C.I. 74HC165 (a) Símbolo ANSI/IEEE (b) Encapsulado Fuente: Idem
Autor: ORLANDO HEREDIA (Pendiente Revisión) 5
ENTRADAS SALIDAS
MODO SERIAL PARALELO QA QB QC QD
CLR S1 S0 CLK IZQ DER A B C D
L X X X X X X X X X L L L L
H X X L X X X X X X QA0 QB0 QC0 QD0
H H H ↑ X X a b c d a b c d
H L H ↑ X H X X X X H QAn QBn QCn
H L H ↑ X L X X X X L QAn QBn QCn
H H L ↑ H X X X X X QB0 QC0 QD0 H
H H L ↑ L X X X X X QB0 QC0 QD0 L
H L L X X X X X X X QA0 QB0 QC0 QD0
Tabla 5-1 Tabla de funcionamiento del 74AS194 Fuente: Idem
pecíficamente aquel cuya salida está en el código binario natural. Un contador es sín-
crono si todos sus flip flops tienen interconectadas sus entradas de reloj y por tanto son
disparados simultáneamente, se denomina contador asíncrono aquel en que cada flip
flop es disparado por la salida del flip flop anterior.
n
Todo contador de n bits tiene hasta 2 estados o valores de salidas diferen-
tes. Un contador de cuatro bits, puede contar hasta 16 pulsos de entrada de forma que
sus salidas toman los valores que van desde el (0000) al (1111), sin embargo, el con-
tador puede ser diseñado de manera que su secuencia de conteo tenga un número
menor de estados.
El módulo M o número MOD de un contador es la cantidad de estados que
posee el contador. Por ejemplo, un contador con Mod-16 tiene 16 estados y frecuen-
temente es llamado un contador hexadecimal.
La figura 5-8 ilustra las salidas del contador. Una característica importante del
circuito es la habilidad de corregir errores resultantes de un estado inicial no deseado,
por ejemplo (Z Y X) = (1 1 1), en cuyo caso el flip flop X pasará a cero y el registrador
va a trasladar ceros hasta que las condiciones sean satisfechas; sólo entonces operará
como el contador de anillo descrito. Es de observar que los contadores de anillo pre-
sentados en otras literaturas no presentan el estado (Z Y X) = (0 0 0).
0 2 0 1 0
1 5 1 0 1
2 2 0 1 0
Tabla 5-2 Tabla de transición del contador Johnson
Para analizar el funcionamiento del contador se parte del supuesto de que ini-
cialmente todos los flip flops están en el estado lógico 0 (QA = QB = QC = 0). En la
figura 5-13 se presenta el resultado de la simulación del contador. Un pulso de reloj en
la entrada de reloj del flip flop A causa que QA cambie de 0 lógico a 1 lógico, el flip flop
B no cambia de estado, ya que es disparado por la transición negativa del pulso, o sea,
cuando la entrada de reloj cambie de 1 lógico a 0 lógico. Con la llegada del segundo
pulso del reloj al flip flop A, QA cambia de 1 a 0; este cambio de estado crea la transi-
ción negativa del pulso necesaria que dispara el flip flop B y cambia QB de 0 a 1. Antes
de la llegada del octavo pulso de reloj todos los flip flops están en el estado 1, y el pul-
so número 8 causa que QA, QB y QC cambien al estado o valor inicial de 0 lógico.
(con transitorio)
(secuencia e stable)
Autor: ORLANDO HEREDIA (Pendiente Revisión) 13
Divisores de frecuencia
El flip flop A en el contador de la figura 5-14 cambia de estado con cada pulso
de reloj (figur 5-16), por lo que divide entre 2 la frecuencia del reloj de entrada. El flip
flop B cambia de estado con cada dos pulsos de reloj, dividiendo la frecuencia entre 4.
Un contador binario natural de n etapas puede usarse con el fin de obtener, en
la salida del flip flop más significativo, una señal cuya frecuencia es la de la entrada de
n
reloj dividida por 2 . Cuando se dice que un contador es de N estados, implícitamente
se sabe que el mismo es un divisor por N de la frecuencia del pulso de reloj de entrada,
es decir, la salida que corresponde al MSB tendrá una frecuencia de 1/N respecto a los
pulsos de reloj.
Retardos de propagación
En la secuencia de estados de un contador tipo rizado pueden ocurrir estados
erráticos. El retraso en la propagación de los flip flops crea estados falsos por peque-
ños periodos de tiempo como se muestra en la figura 5-17. Estos estados erróneos se
presentan en casi todos los contadores de rizo y se deben a que el periodo de la entra-
da reloj es pequeño en comparación con los retardos (tp) de los flip flops. Puede suce-
der entonces, que uno de los FF más alejado del reloj no haya cambiado cuando la
señal reloj realice una nueva transición.
La frecuencia máxima de entrada de un contador asíncrono de N flip flops es :
1
> N ( tp)
fclk
limitada sólo por el retardo de un flip flop más el retraso introducido por los bloques de
compuertas lógicas.
De acuerdo con la tabla de estados (tabla 5-3), el flip flop X (LSB) cambia de
estado con la ocurrencia de cada pulso de reloj puesto que Jx=Kx=1. El flip flop Y
cambia solo cuando, justo antes del flanco de activación, la señal X es alta ya que
Jy = Ky = X. El flip flop QZ cambia si X e Y toman el valor máximo, es decir cuando
Jz = Kz = X Y=1. En un contador de 4 bits, la salida más significativa (W) debería cam-
biar de estado cuando todas las anteriores alcancen el máximo valor en la scuencia, es
decir en X=Y=Z=1.
Jz Kz Jy Ky Jx Kx Z Y X Z* Y* X*
0 0 0 0 1 1 0 0 0 0 0 1
0 0 1 1 1 1 0 0 1 0 1 0
0 0 0 0 1 1 0 1 0 0 1 1
1 1 1 1 1 1 0 1 1 1 0 0
0 0 0 0 1 1 1 0 0 1 0 1
0 0 1 1 1 1 1 0 1 1 1 0
0 0 0 0 1 1 1 1 0 1 1 1
1 1 1 1 1 1 1 1 1 0 0 0
Tabla 5-3 Tabla de transición del contador sincronizado
EJEMPLO 5-1
Se nota que se requieren al menos 3 flip flops, digamos del tipo JK, para reali-
zar la secuencia. La tabla de transición de tres FF cuyas salidas se denoten como C, B
y A es:
C B A C* B* A*
0 0 0 0 0 1
0 0 1 0 1 0
0 1 0 0 1 1
0 1 1 1 0 0
1 0 0 1 0 1
1 0 1 0 0 0
1 1 0 0 0 0
1 1 1 0 0 0
Se deducen por cada estado presente los valores de cada una de las entradas
JK necesarias para obtener el estado siguiente usando la tabla o ecuación de transi-
ción del flip flop JK. Se genera así la tabla 5-6.
Autor: ORLANDO HEREDIA (Pendiente Revisión) 19
ACTUAL SIGUIENTE
JC KC JB KB JA KA C B A C* B* A*
0 X 0 X 1 X 0 0 0 0 0 1
0 X 1 X X 1 0 0 1 0 1 0
0 X X 0 1 X 0 1 0 0 1 1
1 X X 1 X 1 0 1 1 1 0 0
X 0 0 X 1 X 1 0 0 1 0 1
X 1 0 X X 1 1 0 1 0 0 0
X 1 X 1 0 X 1 1 0 0 0 0
X 1 X 1 X 1 1 1 1 0 0 0
Tabla 5-6 Tabla de transición expandida del contador 0 al 5
Puesto que cada una de las entradas de los FF es función del estado presen-
te, se obtienen de los mapas de Karnaugh de la figura 5-23.
La frecuencia máxima del reloj de este contador sincrónico esta dada por:
1
≥ tp + ts
fclk
Suponiendo que el tiempo de retardo para los flip flops es 50ns, y el bloque de
compuertas tiene 25ns de retardo, la frecuencia máxima será de 10 MHz.
Generalidades
A continuación se explica la función de las entradas y salidas más comunes de
los contadores en circuitos integrados, teniendo como referencia las que presentan
dispositivos de integracón en mediana escala (MSI) como el 74LS161, el 74LS163 y el
74HC191, en las figuras 5-25 y 5-26 se presentan los símbolos de estos circuitos. En la
figura 5-27 se puede ver el diagrama de tiempos del 74HC191.
Autor: ORLANDO HEREDIA (Pendiente Revisión) 21
Figura 5-25 Diagrama del contador (a) 74XX161 (b) 74XXX163 Fuente: Texas Instru-
ments Inc. Logic Selection Guide and Databook. 2/E, Texas Instruments Inc, Dallas,
1997
q Entrada CLK o CP
Las salidas de los FF son frecuentemente denotadas como QD, QC, QB, QA ,
(siendo QA el bit LSB) o con un número de subíndice que se relaciona con el peso o
posición del bit de la salida (Q3, Q2, Q1, Q0). Estas salidas pueden ser de tres estados
en cuyo caso existirá una entrada OE (Output Enable) dedicada a la activación del ter-
cer estado en las salidas.
q Entrada CLEAR o MR
Es muy común la entrada CLEAR, la cual al ser activada por nivel lleva la sali-
da del contador o una parte de él a cero. La función de la entrada Master Reset (MR)
es la misma de clear, esto es, lleva todas las salidas del contador a cero. La función
reset puede estar sincronizada o no con la señal del reloj.
q Entradas UP (down)
Interconexión de contadores
Cuando la cantidad de números a exhibir o contar requiere el uso de dispositi-
vos con mayor número de bits que los disponibles en el mercado, es necesario expan-
dir o interconectar varios módulos o circuitos integrados contadores. Los contadores
pueden así conectarse de manera asíncrona, como en la figura 5-28. Sin embargo,
como esta interconexión tiene los mismos problemas de velocidad que los contadores
asíncronos, los fabricantes de circuitos integrados contadores han diseñado éstos con
facilidades que permiten su interconexión de manera síncrona, estas facilidades son
las salidas Max/Min y RCO así como las entradas de habilitacion ENP y ENT entre
otras.
El contador 74ALS163
Este es un circuito contador binario de 4 bits de alta velocidad síncrono. Pre-
senta preiniciación o carga síncrona y una construcción que permite expandir el conteo
mediante la interconexión con otros 74ALS163. El contador tiene una entrada Master
Reset (CLR) síncrona; la cual estando activa establecerá cero (0) en la salida en el
pulso o flanco de reloj.
Como se muestra en la figura 5-29, este integrado tiene 16 pines con las si-
guientes funciones:
– LOAD o PE: Entrada paralela de habilitación (activa en bajo).
– D, C, B, A: Entradas de datos paralela o datos de carga.
– ENP: Entrada paralela de habilitación.
– ENT: Habilitador Total.
– CP o CLK: Entrada de reloj activo por flanco de subida.
– QD - QA: Salidas paralelas.
– RCO: terminal de salida para expansión.
La tabla 5-7 corresponde a la tabla de funcionamiento del circuito, mientras
que la figuras 5-30 presenta el diagrama lógico. En la figura 5-31 el fabricante muetra
el diagrama de tiempos del 74LS161 y el 74LS163, el funcionamiento del clear o reset
del 74LS163 está sincronizado con el reloj mientras que en el 74LS161 el clear ocurre
de manera asíncrona.
Autor: ORLANDO HEREDIA (Pendiente Revisión) 26
carga en las salidas. Observese que ENT deshabilita tanto el conteo como la salida
RCO. ENP y ENT se pueden usar para inhibir la secuencia de conteo.
n
con MOD< 2 usando carga asíncrona; sin embargo, la operación de carga sincroni-
Es por esto, tal como se ve en la figura 5-33, que el contador seguirá la se-
cuencia del 0 al 9 tal como se presenta en el diagrama de la figura 5-34.
Figura 5-35 Expansión del 74ALS163 (a) Ripple Carry (b) Carry-Look-Ahead
Fuente: Logic Selection Guide and Databook. 2/E, Texas Instruments Inc, Dallas, 1997
Autor: ORLANDO HEREDIA (Pendiente Revisión) 31
El contador 74HC191
El 74HC191 es un contador sincronizado binario natural de 4 bits, ascen-
dente o descendente, diseñado para carga en paralelo asíncrona.
En el diagrama lógico (figura 5-36) muestra que los cuatro flip flops cam-
bian de estado en la transición positiva del reloj. La dirección del conteo es deter-
minada por la entrada de control D/U', con cero lógico el contador cuenta de forma
creciente mientras que con uno lógico lo hace en forma descendente. La entrada
de habilitación (CTEN) permite que el contador sea inhibido, un cero lógico habilita
el contador. El contador puede ser cargado en paralelo cuando la señal de carga
(LOAD) está en cero lógico. La operación de carga es asíncrona.
Figura 5-38 Expansión del 74XX191 (a) De alta Frecuencia (b) Ripple Carry
Figura 5-39 C. I. 74ALS193 (a) Símbolo (b) Expansión Fuente: Texas Instruments
Inc. Logic Selection Guide and Databook. 2/E, Texas Instruments Inc, Dallas, 1997
Las salidas cambian de estado en sincronía con el flanco positivo del pulso de
reloj. Presenta entradas de preset o carga, las cuales también permiten usar el circuito
integrado como contador programable. Tanto la función de carga como la de borrado
son asíncronas e independientes de la señal de reloj.
El contador posee dos entradas de reloj, Up y DOWN. Una transición positiva
en la entrada UP permite el incremento del conteo mientras que una transición positiva
en la entrada DOWN efectua el conteo de manera descendente. Para poder contar, es
necesario que la entrada de reloj sin uso esté en alto (ver figura 5-40).
Autor: ORLANDO HEREDIA (Pendiente Revisión) 35
El C.I. dispone de dos salidas Carry y Borrow (CO, BO) activas en bajo. Cuan-
do el circuito llega a su conteo máximo (mínimo) la salida CO (BO) se activará cuando
la señal de reloj pase a ser baja (figura 5-41). Estas salidas pueden ser usadas como
señales de entrada para otro contador en un circuito de múltiples etapas como en la
figura 5-39 (b).
Autor: ORLANDO HEREDIA (Pendiente Revisión) 36
cuando un parámetro físico excede cierto valor, en cálculos numéricos puede ser ne-
cesario tomar una acción si un resultado está dentro de un cierto margen de error.
El comparador digital compara un número binario A de n bits con otro número
binario B de n bits y determina si A = B, A < B o A > B.
Los símbolos lógicos de un comparador son los de la figura 5-46, el compara-
dor con entradas de expansión es el de la figura 5-46 (b) y su la tabla de funcionamien-
to se presenta en la de la tabla 5-9.
Figura 5-46 Comparador digital (a) Símbolo ANSI/IEEE (b) C.I. 74C85 Fuente: Idem
ENTRADAS DE
ENTRADAS SALIDAS
EXPANSION
A3,B3 A2,B2 A1,B1 A0,B0 A>B A<B A=B A>B A<B A=B
A3>B3 X X X X X X H L L
A3<B3 X X X X X X L H L
A3=B3 A2>B2 X X X X X H L L
A3=B3 A2<B2 X X X X X L H L
A3=B3 A2=B2 A1>B1 X X X X H L L
A3=B3 A2=B2 A1<B1 X X X X L H L
A3=B3 A2=B2 A1=B1 A0>B0 X X X H L L
A3=B3 A2=B2 A1=B1 A0<B0 X X X L H L
A3=B3 A2=B2 A1=B1 A0=B0 H L L H L L
A3=B3 A2=B2 A1=B1 A0=B0 L H L L H L
A3=B3 A2=B2 A1=B1 A0=B0 L L H L L H
A3=B3 A2=B2 A1=B1 A0=B0 L H H L H H
A3=B3 A2=B2 A1=B1 A0=B0 H L H H L H
A3=B3 A2=B2 A1=B1 A0=B0 H H H H H H
A3=B3 A2=B2 A1=B1 A0=B0 H H L H H L
A3=B3 A2=B2 A1=B1 A0=B0 L L L L L L
Tabla 5-9 Tabla de la verdad del comparador digital Fuente: Idem
interconexión de comparadores
A veces es necesario conectar varios comparadores de forma que se puedan
comparar mayor cantidad de bits que usando un solo comparador.
Para comparar números con más de ocho bits hay que añadir etapas adiciona-
les en cascada. Si los comparadores no disponen de entradas de conexión en cascada
puede realizarse la interconexión de la figura 5-48.
Figura 5-49 Diagrama lógico o árbol de paridad del 74ACT11286 Fuente: Idem
Figura 5-50 El 74ACT11286 (a) Símbolo (b) Tabla de funcionamiento Fuente: Idem
Figura 5-52 Multiplexor 74ALS157 (a) Símbolo (b) Tabla de la verdad Fuente: Idem
Figura 5-53 Multiplexor cuádruple 2x1 (a) Símbolo (b) MUX de palabras
Figura 5-55 Función lógica con Multiplexor (a) Circuito (b) Tabla de la verdad
EJEMPLO 5-2
Analice el circuito de la figura 5-56 y deduzca las salidas como funciones lógi-
cas de la forma: F (W , Z , Y , X) y G(W , Z , Y , X)
Solución:
El 74XX153 es un doble multiplexor con salidas activas en alto. En el circuito
se ve que una entrada Z baja habilita el multiplexor ZA, la salida F=ZA depende enton-
ces del dato seleccionado por las entradas Y, X. En el caso de Z=1, F=ZA es baja por
estar deshabilitada. Esto se puede observar con más claridad en la tabla 5-10 donde
se ven los diferentes valores de ZA para los correspondientes términos productos es-
tándar (TPE).
S1 S0
W Z Y X EA ZA ZA F TPE(W,Z,Y,X)
X 0 0 0 0 I0A 0 0 0, 8
X 0 0 1 0 I1A 1 1 1, 9
0 0 1 0 0 I2A W’ 1 2
1 0 1 0 0 I2A W’ 0 10
0 0 1 1 0 I3A W 0 3
1 0 1 1 0 I3A W 1 11
X 1 X X 1 0 0 0 4-7, 12-15
5.6 CODIFICADORES
El codificador es un dispositivo que convierte símbolos complejos tales como
caracteres (#, >, 8) en códigos binarios (Exceso 3, BCD, binario natural etc.).
Un codificador cuenta con un determinado número de entradas, de las cuales
una sola debe estar activa para generar en la salida el código específico de esa entra-
da.
En el caso de que más de una entrada sea activada el código de salida de-
penderá del circuito interno y no será necesariamente el correspondiente a una de las
entradas. Existen los llamados codificadores con prioridad, tales como el 74ALS148
cuyo símbolo y tabla de verdad se ilustran en la figura 5-58 (a) y tabla 5-12 respectiva-
mente.
Autor: ORLANDO HEREDIA (Pendiente Revisión) 49
Figura 5-58 Codificadores (a) 74ALS148 (b) Codificación de teclado Fuente: Texas
Instruments Inc. Logic Selection Guide and Databook. 2/E, Texas Instruments Inc,
Dallas, 1997
Es conveniente notar que los circuitos codificadores como todo circuito pura-
mente combinacional están afectados por el fenómeno de rebote existente en todo
contacto o tecla mecánica. Sin embargo, existen circuitos como el 74C922 (codificador
de 16 teclas) que poseen toda la lógica necesaria para realizar un interfaz eficaz entre
un teclado y un sistema digital.
5.7 DECODIFICADORES
El decodificador es un dispositivo que convierte símbolos binarios (códigos) en
símbolos más complejos, como por ejemplo en un caracter (# , 8, etc.), es decir, con-
vierte un código binario en caracteres. Los decodificadores resultan de gran utilidad en
aplicaciones tales como decodificación de entrada en sistemas digitales de visualiza-
ción, decodificación de direcciones de memorias y circuitos de control.
Autor: ORLANDO HEREDIA (Pendiente Revisión) 51
Figura 5-60 Decodificador doble (a) Símbolo (b) Tabla de la verdad Fuente: Idem
EJEMPLO 5-3
5.8 DEMULTIPLEXORES
Los distribuidores de datos o demultiplexores están destinados a separar una
señal muliplexada que contiene N bits de información (en una sola línea) en N canales
distintos de salida.
Los decodificadores suelen ser usados como demultiplexores. El decodificador
de la figura 5-65 (a) se convierte en un demultiplexor de ocho líneas (figura 5-65 (b)) si
los datos inciden en la entrada de habilitación EN y se usan A, B y C para seleccionar
el canal de salida deseado. Podemos ver que el demultiplexor es justamente el inverso
de un multiplexor. El demultiplexor tiene una entrada y N salidas.
Autor: ORLANDO HEREDIA (Pendiente Revisión) 55
5.9 VISUALIZADORES
Es conveniente hablar sobre la forma de ver la información digital. Una pre-
sentación visual puede ser a través del denominado display de siete segmentos el cual
está formado por siete diodos emisores de luz (LED) dispuestos como se ilustra en la
figura 5-66.
El manejador 7447 tiene salidas en colector abierto y por tanto deben conec-
tarse en cada salida resistencias en serie con cada led con el objetivo de limitar la co-
rriente; estas resistencias no son mostradas porque el simulador usado (EWB) no lo
amerita.