Facultad de Ciencias

de la Administración Arquitectura de Computadoras - 2021

PRÁCTICO Nº 4:
Memoria
Objetivo:
Conocer la forma en la que se encuentra organizada la memoria, identificar los tipos de memoria,
reconocer la manera en la que los programas se ubicaran en la memoria principal para su
ejecución.

Memorias DRAM vs SRAM

1) Indique diferencias existen entre las memorias dinámicas (DRAM) y estáticas (SRAM),
comparando:

 Estructura interna
 Densidad de bits por modulo
 Tiempo de acceso
 ¿Ciclo de refresco?
 ¿Dónde se utiliza cada una? ¿Qué nivel en la jerarquía de memoria ocupan?

Tiempo de acceso y ciclo

2) Una CPU realiza 20.000.000 accesos a la DRAM en un segundo.

a) ¿Cuál es el tiempo de ciclo de memoria? Expréselo en nanosegundos.
b) De la DRAM se sabe que su tiempo de acceso es de 40 nanosegundos, ¿Cuál es su tiempo
de refresco?

3) Una CPU con una DRAM con un tiempo de acceso 40 ns, al ejecutarse un programa requiere 20
accesos a la memoria principal por lo que se obtiene un tiempo total de accesos para el programa
de 800 ns, se decide incorporar una memoria SRAM (cache) con un tiempo de acceso 5 ns., al
ejecutarse el mismo programa se debe acceder a memoria principal 2 veces para copiarse los
bloques a cache, el resto de los accesos son a cache.
a) ¿Cuánto es el tiempo total de accesos para el programa con cache?
b) ¿Cuánta veces más rápida es el acceso al programa con cache respecto a la sin cache?

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Capacidad

 Byte (b): es el conjunto de ocho bits (b7 b6 b5 b4 b3 b2 b1 b0)

 Word (w): es el conjunto de dos bytes (byte1 byte0)
 Kilobyte (Kb): Es el conjunto de 1024 bytes (2 )
10
Dividir
 Megabytes (Mb): es el conjunto de 1024 Kilobytes (2 ) /
20

 Gigabytes (Gb): es el conjunto de 1024 Megabytes (2 )

30

 Terabyte (Tb): es el conjunto de 1024 Gigabytes (2 )

40

4) La capacidad de una memoria es de 268.435.456 bits, ¿Qué cantidad de MegaByte (Mb)

representa?
5) ¿Cuál es la capacidad de almacenamiento de una memoria que tiene 1024 posiciones y cuya
unidad de almacenamiento es la palabra (Word) de 16 bits (2 bytes)?. Expresar el resultado en Kb.
6) Una computadora tiene 36 KPalabras de memoria principal. La computadora está estructurada en
palabras de 32 bits (4 bytes). ¿Cuantos caracteres de 8 bits caben en dicha memoria?

Direccionamiento

El direccionamiento de una memoria viene dada por el ancho o bits del bus de direcciones que establece
el máximo número de posiciones direccionable por la computadora.

7) Si el bus de direcciones es de 10 bits, ¿Qué cantidad de posiciones de memoria se pueden

direccionar?
8) El procesador 8086 tiene un bus de direcciones de 20 bits.-
a) ¿Qué cantidad de posiciones direccionable posee?
b) Si cada posición direccionable tiene 1 byte ¿Cuál es la capacidad de la memoria? Expresar
resultado en Mb.

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Memoria coordenada

9) Se desea armar una memoria de 16 posiciones y 4 bits cada una (16 x 4), para ello se debe definir
¿Qué circuitos combinacionales son necesarios para seleccionar una posición de memoria?

0 0000 b3 b2 b1 b0
1 0001 b3 b2 b1 b0
2 0010 b3 b2 b1 b0
3 0011 b3 b2 b1 b0
… …. .. .. ..
15 1111 b3 b2 b1 b0

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Armar módulos de memorias DRAM

10) Supongamos un módulos de DRAM que contiene bloques de chip de 256 posiciones de 4 bits cada
posición con la siguiente estructura:

Bloque de chip RAM 256 x 4

RW

0 00000000 b3 b2 b1 b0
1 00000001 b3 b2 b1 b0
2 00000010 b3 b2 b1 b0
3 00000011 b3 b2 b1 b0
… …. .. .. ..
Lectura/Escritura (Read/Write): 255 11111111 b3 b2 b1 b0
RW = Lectura y RW’ = Escritura

A partir de bloques 256 x 4 más puertas lógicas o circuitos combinacionales armar una memoria de:
a) 512 posiciones por 4 bits.
b) 256 posiciones por 8 bits.
c) 1024 posiciones por 4 bits.

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Función de correspondencia memoria caché

11) Dada una memoria principal de 16 bytes y una caché de 8 bytes utiliza un bloque de 2 bytes
(Word). Representar el valor de las etiquetas en la memoria caché por correspondencia directa,
asociativa y asociativa por conjuntos.

a) La dirección solicitada a memoria principal se desglosa en etiqueta (Tag), índice (Index) y

desplazamiento (Byte offset). Indique los bits necesarios para la etiqueta (tag) en cada
función de correspondencia.
Apunta a los datos deseados
en el bloque de caché
Dirección de memoria
principal Identifica el bloque de caché
Tag Index Offset

Distingue un bloque de memoria caché con otro

Directa:

MP 16 byte
8 bloques de 2 bytes MC 8 bytes
Índice de 4 líneas de 2 bytes
desp. dato bloque
bloque
Bloque 0 A Índice de
000 0 Etiqueta desp. dato bloque/línea
1 B bloque
Byte 0 0 A
001 1 00 0
1 1 B
Word 0
0
010 2 01 1
1 1
0 0
011 3 10 2
1 1
0 0
100 4 11 3
1 1
0
101 5
1
0 Dato = Byte o Word
110 6
1
0 Desplazamiento (offset): el desplazamiento
111 7
1 indica que byte se requiere dentro del bloque

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Totalmente asociativa:

MP 16 byte
8 bloques de 2 bytes
Índice de MC 8 bytes
desp. dato bloque
bloque 4 líneas de 2 bytes
0 A
000 0 Etiqueta desp. dato bloque/línea
1 B
0 0 A
001 1 0
1 1 B
0 0
010 2 1
1 1
0 0
011 3 2
1 1
0 0
100 4 3
1 1
0
101 5
1
0
110 6
1
0
111 7
1

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Asociativa por conjuntos de 2 vías:

MP 16 byte
8 bloques de 2 bytes
MC 8 bytes
Índice de 4 líneas de 2 bytes
desp. dato bloque
bloque Vía 1 Vía 0
0 A
000 0 Etiq índ. d dato b Etiq índ. d dato b
1 B
0 0 A 0 A
001 1 0 0 v 0 0
1 1 B 1 B
0 0 0
010 2 1 1 1 1
1 1 1
0 Conjunto 1
011 3
1 Conjunto 0
0
100 4
1
0
101 5
1
0
110 6
1
0
111 7
1

b) ¿En qué línea de caché se depositara el bloque 5 de memoria principal para cada uno de
los métodos de correspondencia?
c) Considere la cache vista en este ejemplo se encuentra vacía, luego la CPU solicita cargar
en cache la siguiente secuencia de bytes:

0 , 9 , 0 , 9 , 0 , 9 , 10 , 0 , 4 , 0 , 9

¿Cuántos fallos (miss) y aciertos (hit) ocurren en la cache en cada método de

correspondencia?
Para los métodos asociativos utilice el método LRU ("Least Recently Used")

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Bibliografía

❏ Murdoca, Miles J.; Heuring, Vincent P.

Principios de Arquitectura de Computadoras, 1ra. edición. Buenos Aires, Editorial Pearson

Education, 2002.

■ Capítulo 7: “Memoria”.

❏ Stallings, William.

Organización y Arquitectura de Computadores, 7ta. Edición. Madrid, Editorial Prentice Hall,

2000.

■ Capítulos 4: “Memoria caché”.

■ Capítulos 5: “Memoria interna”.
■ Capítulos 8.3: “Gestión de memoria”.

❏ John L. Hennessy y David A. Patterson

ARQUITECTURA DE COMPUTADORES, Un enfoque cuantitativo, Editorial Mc Graw Hill,

(1993).

■ Capítulo 8: “Diseño de la jerarquía de memoria”.