Casas Luyo Alexis Ricardo-Laboratorio N°1-MicroNano Sistemas Electrónicos-L12

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
UNIVERSIDAD DEL PERÚ, DECANA DE AMÉRICA
FACULTAD DE INGENIERÍA ELECTRÓNICA Y ELÉCTRICA

“AÑO DE LA UNIDAD, LA PAZ Y EL DESARROLLO”
CURSO: MICRO/NANO SISTEMAS ELECTRÓNICOS
GRUPO: L12
SEMESTRE: VIII
TEMA: LAYOUT DE TRANSISTORES MOS
DOCENTE: ING. ALARCÓN MATUTTI RUBEN VIRGILIO
ESTUDIANTE: CASAS LUYO ALEXIS RICARDO
CÓDIGO: 20190178
2023-II
Laboratorio de Micro/Nano Sistemas Electrónicos Laboratorio N°1
Layout de Transistores MOS
I. Objetivo
• Conseguir un mayor manejo con el software Microwind y sus herramientas
principales.
• Conocer mejor la estructura de los transistores N-MOS, P-MOS con el programa
Microwind.
II. Marco Teórico
Definición de un N-MOS:
El transistor de óxido metálico-semiconductor de tipo N (N-MOS) es un componente
fundamental en la electrónica moderna. Pertenece a la familia de los transistores de efecto de
campo (FET, por sus siglas en inglés). El N-MOS se construye en un sustrato semiconductor tipo
P, que está rodeado por una capa de óxido aislante, sobre la cual se deposita una puerta de metal.
El funcionamiento del N-MOS se basa en la modulación de la conductividad entre el
drenaje y la fuente mediante la aplicación de una tensión a la puerta. Cuando no se aplica tensión
a la puerta, no hay flujo de corriente entre el drenaje y la fuente, ya que se forma una capa de
agotamiento en el canal tipo N que separa las regiones P del sustrato.
Al aplicar una tensión positiva a la puerta con respecto al sustrato, se crea un campo
eléctrico que atrae portadores de carga negativos (electrones) desde la fuente hacia el canal tipo
N. Esto reduce la barrera de energía en el canal y permite que fluya una corriente entre el drenaje
y la fuente. Cuanto mayor sea la tensión en la puerta, mayor será la corriente de drenaje.
El N-MOS se utiliza en la construcción de circuitos digitales, como inversores y puertas
lógicas, ya que su funcionamiento se puede controlar eficientemente mediante señales de
2
entrada. Al aplicar una tensión alta (1 lógico) a la puerta, el transistor se activa y permite el flujo
de corriente entre el drenaje y la fuente. En cambio, con una tensión baja (0 lógico) en la puerta,
el transistor está apagado y la corriente se interrumpe.
Fig. 1. Estructura MOSFET de canal N.
Definición de un P-MOS:
El transistor de óxido metálico-semiconductor de tipo P (P-MOS) también es un
componente clave en la electrónica moderna y forma parte de la familia de transistores de efecto
de campo (FET). Al igual que el N-MOS, el P-MOS se construye en un sustrato semiconductor,
pero esta vez de tipo N.
El P-MOS opera de manera inversa al N-MOS. Cuando no se aplica tensión a la puerta, el
canal entre el drenaje y la fuente es conductor debido a la presencia de portadores de carga
negativos (electrones) en el sustrato tipo N. La aplicación de una tensión negativa a la puerta con
respecto al sustrato atrae portadores de carga positivos (huecos) desde el sustrato, creando una
región de agotamiento en el canal y reduciendo la corriente de drenaje.
Cuando la tensión en la puerta es más negativa, el P-MOS está apagado, ya que la capa de
agotamiento se expande y el flujo de corriente se bloquea entre el drenaje y la fuente. Por otro
lado, al aplicar una tensión positiva a la puerta, el campo eléctrico generado reduce la región de
agotamiento, permitiendo el paso de corriente entre el drenaje y la fuente.
3
Fig. 2. Estructura MOSFET de canal P.
III. PROCEDIMIENTO
A. Transistor N-MOS
1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en la zonas de corte, lineal,
saturación. Interprete el layout realizado por Ud.
En la construcción de un transistor N-MOS, se apila una capa de difusión de material tipo
N, representado con el color verde, es una zona dopada de una alta concentración de electrones y
serán los terminales fuente y drenador; sobre el sustrato tipo P, el cual por defecto es el fondo de
color negro y se conecta a tierra. Encima del material tipo N se ubica una capa de polisilicio
(representado en rojo), que se conecta a la fuente de alimentación VDD para polarizar el
transistor y funcionar como la compuerta (Gate).
4
Fig. 3. Layout del transistor N-MOS en el programa Microwind.
Los transistores MOSFET tienen tres regiones de funcionamiento: corte, lineal u óhmica
y saturación, en el caso de un N-MOS, se pueden identificar las siguientes ecuaciones:
A) Región de Corte: Si (VGS-Vt)<0
ID=0
B) Región Lineal u Ohmica: Si (VGS-Vt)>VDS>0
ID = Kn[2(VGS − Vt)VDS − VDS 2 ]
C) Región de Saturación: Si 0<(VGS-Vt)<VDS
ID = Kn(VGS − Vt)2
En donde Vt es la tensión umbral, W y L es la anchura y la longitud respectivamente,
además se tiene que: Kn=KW/(2L), en cada una de las regiones de operación.
5
2) Muestre la pantalla de características estáticas, comportamiento dinámico,
vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.
Elegir una frecuencia adecuada para la simulación.
Características Estáticas:
Fig. 4. Características estáticas del transistor N-MOS, Id vs Vd en level 1.
Fig. 5. Características estáticas del transistor N-MOS, Id vs Vd en level 3.
6
Fig. 6. Características estáticas del transistor N-MOS, Id vs Vd en MM9.

Comportamiento dinámico:
Fig. 7. Comportamiento Dinámico del transistor N-MOS.
Vista de Corte:
7
Fig. 8. Vista de corte del transistor N-MOS.

Vista en 3D:
Fig. 9. Vista en 3D del transistor N-MOS.
Parámetros de dimensiones del Layout y cada uno de sus componentes:
8
Fig. 10. Parámetros de la compuerta Gate en el N-MOS.
Fig. 11. Parámetros de la compuerta Drain en el N-MOS.
9
Fig. 12. Parámetros de la compuerta Source en el N-MOS.
Fig. 13. Parámetros del Layout en el N-MOS.
10
Fig. 14. Distancia de cada componente del Layout en el N-MOS.
3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada
línea de la descripción, mediante trazos de líneas punteadas: identifique y
verifique las dimensiones W y L de transistor, muestre en el layout la
ubicación de las capacidades parasitas y su valor.
CIRCUIT C:\Users\alexi\OneDrive\Escritorio\Microwind2 beta\NMOSLabo1.MSK
*//Ubicación del archivo de circuito que se va a simular.
* IC Technology: ST 0.25µm - 6 Metal
*//
11
VDD 1 0 DC 2.50 //Define la fuente de alimentación VDD de 2.5v, ubicado en el nodo
1.
VVdrain 3 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) //VVdrain se
encuentra en el nodo 3, con una señal de pulso de nivel bajo(0v), nivel alto(2.5v),
tiempo en alto(2ns), tiempo de subida(0.05ns), tiempo de bajada(0.05ns), tiempo en
bajo(2ns) y periodo(4.1ns).
VVgate 4 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) //VVgate se encuentra
en el nodo 4 y tierra(0), con una señal de pulso de nivel bajo(0v), nivel alto(2.5v),
* List of nodes //Lista de nodos.
* "Vsource" corresponds to n°2 //VVsource corresponde al nodo 2.
* "Vdrain" corresponds to n°3 //VVdrain corresponde al nodo 3.
* "Vgate" corresponds to n°4 //VVgate corresponde al nodo 4.
* MOS devices //Definición del transistor MOS.
MN1 3 4 2 0 TN W=16.50U L=11.63U //Transistor NMOS con conexiones en los
nodos 3(drain), 4(gate) y 2(source), con dimensiones de anchura 16.5U y longitud
11.63U.
12
C2 2 0 32.986fF //Valor de capacitancia parásita del nodo 2.
* Crosstalk capacitance
* n-MOS Model 9 Philips :
*//Modelo de transistor NMOS, con nivel 9, con un umbral de tensión(Vt=0.6) para
el transistor NMOS, con un valor de ganancia beta (BETSQ=220.000E-6),
resistencia parasitaria y capacitancia de 0.010 y 0.034 respectivamente, variación de
ganancia de corriente con la tensión de drenaje fuente de 0.12, 0.13, y 0.06.
.MODEL TN NMOS LEVEL=9 VTOR=0.60 BETSQ=220.000E-6
+GAMOR=0.010 GAM1R=0.034
+THE1R=0.120 THE2R=0.130 THE3R=0.060
* p-MOS Model 9 Philips:
13
* //Modelo de transistor PMOS, con nivel 9, con un umbral de tensión(Vt=0.6) para
el transistor PMOS, con un valor de ganancia beta (BETSQ=80.000E-6), resistencia
parasitaria y capacitancia de 0.010 y 0.045 respectivamente, variación de ganancia
de corriente con la tensión de drenaje fuente de 0.44, 0.25, y 0.002.
.MODEL TP PMOS LEVEL=9 VTOR=0.60 BETSQ=80.000E-6
+GAMOR=0.010 GAM1R=0.045
+THE1R=0.440 THE2R=0.250 THE3R=0.002
* Transient análisis //Análisis transitorio.
.TEMP 27.0 //Temperatura de 27°C.
.TRAN 0.80PS 20.00N //Análisis transitorio con un paso de tiempo de
0.8picosegundos y una duración total de 20nanosegundos.
.PROBE //Marca para realizar el seguimiento y recopilación de datos durante la
simulación
.END /Fin del circuito.
14
4) Proponga un procedimiento, teórico y mediante simulación, para hallar la
“resistencia de conducción” del transistor (revise y defina esta resistencia).
- Considere el modelo de shichman hodges (level 1) y asuma los parámetros
típicos de acuerdo a su layout.
- En la curva de característica estática, para el cálculo, considere el punto de
inflexión de la zona lineal y la zona de saturación.
- Compare los valores de resistencia obtenidos (teórico y por simulación) e
interprete la causa de la posible diferencia.
Calculando IDS:
KP W
IDS = ∗ ∗ (VGS − Vt)2
2 L
220 ∗ 10−6 16.50

IDS = ∗ ∗ (2.5 − 0.6)2
2 11.63
IDS = 0.563mA
Por lo que:
VDS 2.5 − 0.6

RDS = = = 3.37KΩ
IDS 0.563 ∗ 10−3
En la figura 6, se puede visualizar en el gráfico IDS vs VDS, por lo que al dividir
VDS/IDS se obtiene:
VDS 2
RDS = = = 5KΩ
IDS 400 ∗ 10−6
15
B. Transistor P-MOS
En la construcción de un transistor P-MOS, se apila un “n well” que funcionará como
sustrato de material tipo N, posteriormente se pondrá VDD como fuente de energía, dentro de la
región del “n Well” se apilará una capa de difusión de material tipo P, representado con el color
marrón. Encima del material tipo P se ubica una capa de polisilicio (representado en rojo), para
conseguir la polarización típica del transistor P-MOS.
Fig. 14. Layout del transistor P-MOS en el programa Microwind.
Los transistores MOSFET tienen tres regiones de funcionamiento: corte, lineal u óhmica
y saturación, en el caso de un P-MOS, se pueden identificar las siguientes ecuaciones:
A) Región de Corte: Si (VGS-Vt)<0
ID=0
B) Región Lineal u Ohmica: Si (VGS-Vt)>VDS>0
16
ID = Kn[2(VGS − Vt)VDS − VDS 2 ]
C) Región de Saturación: Si 0<(VGS-Vt)<VDS
ID = Kn(VGS − Vt)2
En donde Vt es la tensión umbral, W y L es la anchura y la longitud respectivamente,
además se tiene que: Kn=KW/(2L), en cada una de las regiones de operación.
1) Muestre la pantalla de características estáticas, comportamiento dinámico,
vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.
Elegir una frecuencia adecuada para la simulación.
Características Estáticas:
Fig. 15. Características estáticas del transistor P-MOS, Id vs Vd en level 1.
17
Fig. 16. Características estáticas del transistor P-MOS, Id vs Vd en level 3.
Fig. 17. Características estáticas del transistor P-MOS, Id vs Vd en MM9.

Comportamiento dinámico:
18
Fig. 18. Comportamiento Dinámico del transistor P-MOS.
Vista de Corte:
Fig. 19. Vista de corte del transistor P-MOS.

Vista en 3D:
19
Fig. 20. Vista en 3D del transistor P-MOS.
Parámetros de dimensiones del Layout y cada uno de sus componentes:
Fig. 21. Parámetros de la compuerta Gate en el P-MOS.
20
Fig. 22. Parámetros de la compuerta Drain en el P-MOS.
Fig. 23. Parámetros de la compuerta Source en el P-MOS.
21
Fig. 24. Parámetros del Layout en el P-MOS.
Fig. 25. Distancia de cada componente del Layout en el P-MOS.
22
2) Muestre la descripción *.cir (spice) del layout, describa el significado de cada
línea de la descripción, mediante trazos de líneas punteadas: identifique y
verifique las dimensiones W y L de transistor, muestre en el layout la
ubicación de las capacidades parasitas y su valor.
CIRCUIT C:\Users\alexi\OneDrive\Escritorio\Microwind2 beta\PMOSLabo1.MSK
*//Ubicación del archivo de circuito que se va a simular.
* IC Technology: ST 0.25µm - 6 Metal
VDD 1 0 DC 2.50 //Define la fuente de alimentación VDD de 2.5v, ubicado en el nodo
1.
VVdrain 4 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) //VVdrain se
encuentra en el nodo 4, con una señal de pulso de nivel bajo(0v), nivel alto(2.5v),
VVgate 5 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) //VVgate se encuentra
en el nodo 5, con una señal de pulso de nivel bajo(0v), nivel alto(2.5v), tiempo en
alto(1ns), tiempo de subida(0.05ns), tiempo de bajada(0.05ns), tiempo en bajo(1ns) y
periodo(2.1ns).
* List of nodes //Lista de nodos.
* "Vsource" corresponds to n°3 //VVsource corresponde al nodo 3.
23
* "Vdrain" corresponds to n°4 //VVdrain corresponde al nodo 4.
* "Vgate" corresponds to n°5 //VVgate corresponde al nodo 5.
* MOS devices //Definición del transistor MOS.
MP1 4 5 3 1 TP W=16.25U L=11.25U //Transistor NMOS con conexiones en los
nodos 4(drain), 5(gate) y 3(source), con dimensiones de anchura 16.25U y longitud
11.25U.
* Crosstalk capacitance
* n-MOS Model 9 Philips : //Modelo de transistor NMOS, con nivel 9, con un umbral
de tensión(Vt=0.6) para el transistor NMOS, con un valor de ganancia beta
(BETSQ=220.000E-6), resistencia parasitaria y capacitancia de 0.010 y 0.034
24
respectivamente, variación de ganancia de corriente con la tensión de drenaje fuente
de 0.12, 0.13, y 0.06.
.MODEL TN NMOS LEVEL=9 VTOR=0.60 BETSQ=220.000E-6
+GAMOR=0.010 GAM1R=0.034
+THE1R=0.120 THE2R=0.130 THE3R=0.060
* p-MOS Model 9 Philips: //Modelo de transistor PMOS, con nivel 9, con un umbral
de tensión(Vt=0.6) para el transistor PMOS, con un valor de ganancia beta
(BETSQ=80.000E-6), resistencia parasitaria y capacitancia de 0.010 y 0.045
respectivamente, variación de ganancia de corriente con la tensión de drenaje fuente
de 0.44, 0.25, y 0.002.
.MODEL TP PMOS LEVEL=9 VTOR=0.60 BETSQ=80.000E-6
+GAMOR=0.010 GAM1R=0.045
+THE1R=0.440 THE2R=0.250 THE3R=0.002
* Transient análisis //Análisis transitorio.
25
.TEMP 27.0 //Temperatura de 27°C.
.TRAN 0.80PS 20.00N //Análisis transitorio con un paso de tiempo de
0.8picosegundos y una duración total de 20nanosegundos.
.PROBE //Marca para realizar el seguimiento y recopilación de datos durante la
simulación
.END /Fin del circuito.
3) Proponga un procedimiento, teórico y mediante simulación, para hallar la
“resistencia de conducción” del transistor (revise y defina esta resistencia).
- Considere el modelo de shichman hodges (level 1) y asuma los parámetros
típicos de acuerdo a su layout.
- En la curva de característica estática, para el cálculo, considere el punto de
inflexión de la zona lineal y la zona de saturación.
- Compare los valores de resistencia obtenidos (teórico y por simulación) e
interprete la causa de la posible diferencia.
Calculando IDS:
KP W
IDS = ∗ ∗ (VGS − Vt)2
2 L
80 ∗ 10−6 16.25
IDS = ∗ ∗ (2.5 − 0.6)2
2 11.25
IDS = 0.208mA
Por lo que:
26
VDS 2.5 − 0.6

RDS = = = 9.134KΩ
IDS 0.208 ∗ 10−3
En la figura 17, se puede visualizar en el gráfico IDS vs VDS, por lo que al dividir
VDS/IDS se obtiene:
VDS 2
RDS = = = 18.18KΩ
IDS 110 ∗ 10−6
IV. Conclusiones
• El transistor N-MOS y P-MOS son esenciales en la fabricación de circuitos
integrados y han contribuido a la electrónica, en el desarrollo de dispositivos de
baja potencia y alta potencia, respectivamente.
• Los transistores N-MOS son buenos transportando el cero lógico, pero malos para
transportar el uno lógico, sin embargo el transistor P-MOS son buenos
transportando el uno lógico, pero malos para transportar el cero lógico.
V. Referencias
El transitor MOSFET- Electrónica Práctica Aplicada. (2012, 15 de noviembre).
DiarioELectrónicohoy. https://www.diarioelectronicohoy.com/blog/el-transistor-mosfet
PMOS Transistor: Cross Section, Working & Its Characteristics. (s. f.). Elprocus.
https://www.elprocus.com/pmos-transistor/
Ecuaciones Transistor MOS – EVA Fing. (s. f.). Fing.Edu.
https://eva.fing.edu.uy/pluginfile.php/66589/mod_resource/content/1/materiales/Ecuaciones_tran
sistor_MOS_v2RF.pdf
27
NMOS example problems. (s. f.). Gtuttle.
https://gtuttle.net/electronics/topics/nmos_examples.pdf
1.MOSFET Equations. (s. f.). Berkeley.
https://inst.eecs.berkeley.edu/~ee105/fa05/handouts/discussions/Discussion5.pdf
[El Traductor de Ingeniería](2016). Transistor MOSFET - Parte 1: Modelo Teórico | El
Traductor [Video].Youtube.
https://www.youtube.com/watch?v=xIvMhAWDIog
[El Traductor de Ingeniería](2016). Transistor MOSFET - Parte 2: Curvas Características
| El Traductor [Video].Youtube.
https://www.youtube.com/watch?v=pP7WWM63Upc
Transistor MOSFET - Parte 3: Zona Activa | El Traductor [Video].Youtube.
https://www.youtube.com/watch?v=lkpmIJtOuww
[El Traductor de Ingeniería](2016). Transistor MOSFET - Parte 4: Consejos para analizar
la Polarización | El Traductor [Video].Youtube.
https://www.youtube.com/watch?v=YfgoPV5qUHs
28

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CURSO: MICRO/NANO SISTEMAS ELECTRÓNICOS

TEMA: LAYOUT DE TRANSISTORES MOS

DOCENTE: ING. ALARCÓN MATUTTI RUBEN VIRGILIO

ESTUDIANTE: CASAS LUYO ALEXIS RICARDO

Layout de Transistores MOS

• Conseguir un mayor manejo con el software Microwind y sus herramientas

• Conocer mejor la estructura de los transistores N-MOS, P-MOS con el programa

II. Marco Teórico

El transistor de óxido metálico-semiconductor de tipo N (N-MOS) es un componente

fundamental en la electrónica moderna. Pertenece a la familia de los transistores de efecto de

El funcionamiento del N-MOS se basa en la modulación de la conductividad entre el

agotamiento en el canal tipo N que separa las regiones P del sustrato.

El N-MOS se utiliza en la construcción de circuitos digitales, como inversores y puertas

lógicas, ya que su funcionamiento se puede controlar eficientemente mediante señales de

el transistor está apagado y la corriente se interrumpe.

Fig. 1. Estructura MOSFET de canal N.

El transistor de óxido metálico-semiconductor de tipo P (P-MOS) también es un

componente clave en la electrónica moderna y forma parte de la familia de transistores de efecto

de campo (FET). Al igual que el N-MOS, el P-MOS se construye en un sustrato semiconductor,

pero esta vez de tipo N.

El P-MOS opera de manera inversa al N-MOS. Cuando no se aplica tensión a la puerta, el

canal entre el drenaje y la fuente es conductor debido a la presencia de portadores de carga

región de agotamiento en el canal y reduciendo la corriente de drenaje.

agotamiento, permitiendo el paso de corriente entre el drenaje y la fuente.

Fig. 2. Estructura MOSFET de canal P.

transistor, muestre las ecuaciones del transistor en la zonas de corte, lineal,

saturación. Interprete el layout realizado por Ud.

En la construcción de un transistor N-MOS, se apila una capa de difusión de material tipo

(representado en rojo), que se conecta a la fuente de alimentación VDD para polarizar el

transistor y funcionar como la compuerta (Gate).

Fig. 3. Layout del transistor N-MOS en el programa Microwind.

y saturación, en el caso de un N-MOS, se pueden identificar las siguientes ecuaciones:

A) Región de Corte: Si (VGS-Vt)<0

B) Región Lineal u Ohmica: Si (VGS-Vt)>VDS>0

ID = Kn[2(VGS − Vt)VDS − VDS 2 ]

C) Región de Saturación: Si 0<(VGS-Vt)<VDS

En donde Vt es la tensión umbral, W y L es la anchura y la longitud respectivamente,

además se tiene que: Kn=KW/(2L), en cada una de las regiones de operación.

2) Muestre la pantalla de características estáticas, comportamiento dinámico,

Elegir una frecuencia adecuada para la simulación.

Fig. 4. Características estáticas del transistor N-MOS, Id vs Vd en level 1.

Fig. 5. Características estáticas del transistor N-MOS, Id vs Vd en level 3.

Fig. 6. Características estáticas del transistor N-MOS, Id vs Vd en MM9.

Fig. 7. Comportamiento Dinámico del transistor N-MOS.

Fig. 8. Vista de corte del transistor N-MOS.

Fig. 9. Vista en 3D del transistor N-MOS.

Parámetros de dimensiones del Layout y cada uno de sus componentes:

Fig. 10. Parámetros de la compuerta Gate en el N-MOS.

Fig. 11. Parámetros de la compuerta Drain en el N-MOS.

Fig. 12. Parámetros de la compuerta Source en el N-MOS.

Fig. 13. Parámetros del Layout en el N-MOS.

Fig. 14. Distancia de cada componente del Layout en el N-MOS.

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada

línea de la descripción, mediante trazos de líneas punteadas: identifique y

verifique las dimensiones W y L de transistor, muestre en el layout la

ubicación de las capacidades parasitas y su valor.