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GENTE SUBAN COSAS!, no se las encanuten en el disco! No estoy

hablando de tomarse el gran laburo, sino de simplemente sacarle
un par de fotos con el celular a los parciales cuando se los dan
para revisar en clase, despues llegan a casa y las suben al grupo,
es 1 minuto y si cada uno aporta su granito de arena a la larga
vamos a salir todos beneficiados. Piensenlo!
Saludos, GranLaucha

7.01.- Definir a qué se llama circuito combinatorio. Definir sus

características de entrada y salida. Relacionar el concepto de circuito
combinatorio con el concepto de función lógica.

R)

Se define como circuito combinatorio a aquel circuito logico cuyas salidas,

en cada momento, responden exclusivamente al valor de sus entradas en
ese mismo momento.

Relacionando el concepto:
Se define a una compuerta como un circuito que permite representar
físicamente una operación booleana. Una función lógica se puede
representar por medio de un conjunto de compuertas interconectadas de
forma tal que se cumpla la tabla de verdad a la que responde dicha función
lógica. Ese conjunto de compuertas determina lo que genéricamente se
conoce como circuito lógico.

7.02.- Diseñar los circuitos combinatorios que se detallan a

continuación. Para ello:
 obtener la tabla de verdad,
 obtener la función lógica,
 simplificar la función por medio de Diagramas de Karnaugh,
 implementar en la forma más conveniente.

a. Sumador de dos números de 1 bit cada uno (half adder).

R)

Tabla de verdad

A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0

Funciones logicas=
 2

Referencia= el tilde (‘) indica que la variable se encuentra negada

F(c)= ab

F(s)= ab’+a’b = a b

Las funciones se encuentran minimizadas

Grafico=

b. Sumador de 3 bits (dos números de 1 bit más carry) (full adder).

R)

a b c C S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1

F(s)= a’b’c+a’bc’+ab’c’+abc
Simplificado= a b c

F(c)= a’bc+ab’c+abc’+abc

Aplicando Karnaugh=
 3

Función minimizada=

F= a . b + a . c + b . c
 4

c. Sumador de dos números de 2 bits.

R)

A(a1) B(a0) C(b1) D(b0) s2 s1 s0

0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 0 1 1 0 1 1
0 1 0 0 0 0 1
0 1 0 1 0 1 0
0 1 1 0 0 1 1
0 1 1 1 1 0 0
1 0 0 0 0 1 0
1 0 0 1 0 1 1
1 0 1 0 1 0 0
1 0 1 1 1 0 1
1 1 0 0 0 1 1
1 1 0 1 1 0 0
1 1 1 0 1 0 1
1 1 1 1 1 1 0

Funcion S2 Minimizando por Karnaugh=

 5

Función S1 minimizada por Karnaugh=

 6

Función S0 minimizada por Karnaugh=

 7

Circuito resultante=

d. Sumador en paralelo de dos números de 4 bits, por interconexión

de sumadores completos (full adders) con transporte (carry) serie.
 8

R)

La obtención de la tabla de verdad y del circuito lógico de este ejercicio ya

fue resuelta en ejercicios anteriores al mismo (half adder & full adder), por
lo tanto, se omitirán.

e. Sumador en paralelo de dos números de 4 bits, por interconexión de

sumadores completos (full adders) con transporte (carry) paralelo.

R)

Debido a la inmensidad de la tabla de verdad del ejercicio, solo se procedió

al estudio conceptual del mismo.

f. Complementador de números de 4 bits, a la base y a la base menos

uno.

R)

Complementador de números de 4 bits a la base=

A B C D acb bcb ccb dcb

0 0 0 0 0 0 0 0
0 0 0 1 1 1 1 1
0 0 1 0 1 1 1 0
0 0 1 1 1 1 0 1
0 1 0 0 1 1 0 0
0 1 0 1 1 0 1 1
0 1 1 0 1 0 1 0
0 1 1 1 1 0 0 1
1 0 0 0 1 0 0 0
1 0 0 1 0 1 1 1
1 0 1 0 0 1 1 0
1 0 1 1 0 1 0 1
1 1 0 0 0 1 0 0
1 1 0 1 0 0 1 1
1 1 1 0 0 0 1 0
 9

1 1 1 1 0 0 0 1

acb bcb

dcb

Circuito Resultante:
 10

Complementador de números de 4 bits a la base menos 1=

A B C D acb bcb ccb dcb

0 0 0 0 1 1 1 1
0 0 0 1 1 1 1 0
0 0 1 0 1 1 0 1
0 0 1 1 1 1 0 0
0 1 0 0 1 0 1 1
0 1 0 1 1 0 1 0
0 1 1 0 1 0 0 1
0 1 1 1 1 0 0 0
1 0 0 0 0 1 1 1
1 0 0 1 0 1 1 0
1 0 1 0 0 1 0 1
1 0 1 1 0 1 0 0
1 1 0 0 0 0 1 1
1 1 0 1 0 0 1 0
1 1 1 0 0 0 0 1
1 1 1 1 0 0 0 0
 11

acb-1 ccb-1

bcb-1 dcb-1

Circuito resultante=

g. Comparador de dos números de 2 bits, por igualdad/desigualdad.

 12

R)

A(a1) B(a0) C(b1) D(b0) S

0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1

Función minimizada=
 13

Circuito Resultante=

h. Comparador de dos números de 2 bits, por igualdad/mayor/menor.

R)

A(a1) B(a0) C(b1) D(b0) a>b a=b a<b

0 0 0 0 0 1 0
0 0 0 1 0 0 1
0 0 1 0 0 0 1
0 0 1 1 0 0 1
0 1 0 0 1 0 0
0 1 0 1 0 1 0
0 1 1 0 0 0 1
0 1 1 1 0 0 1
1 0 0 0 1 0 0
1 0 0 1 1 0 0
1 0 1 0 0 1 0
1 0 1 1 0 0 1
1 1 0 0 1 0 0
1 1 0 1 1 0 0
1 1 1 0 1 0 0
1 1 1 1 0 1 0

a>b a=b
 14

a<b

Función Minimizada=

Circuito Resultante=
 15

i. Generador de paridad para palabras de 8 bits.

R)

j. Detector de paridad en palabras de 8 bits.

 16

R)

En este caso, h es el bit de paridad y los datos en si están compuestos por

7 bits, de a a la g

k. Codificador de decimal a BCD 8421.

R)

a b c d e f g h i j 8 4 2 1
1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 0 0 0 1 0 0
0 0 0 0 0 1 0 0 0 0 0 1 0 1
0 0 0 0 0 0 1 0 0 0 0 1 1 0
0 0 0 0 0 0 0 1 0 0 0 1 1 1
0 0 0 0 0 0 0 0 1 0 1 0 0 0
0 0 0 0 0 0 0 0 0 1 1 0 0 1

Terminos Minimos:

8= i + j
4= e + f + g + h
2= c + d + g h
1= b + d + f + h + j
 17

Circuito Resultante=

l. Codificador de 8 líneas a 3 líneas (octal - binario).

R)

a b c d e f g h 4 2 1
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1

4= e + f + g + h
2= c + d
1= b + d + f + h

Circuito Resultante=
 18

m. Convertidor de código BCD 8421 a BCD Exceso 3.

R)

A B C D s3 s2 s1 s0
0 0 0 0 0 0 1 1
0 0 0 1 0 1 0 0
0 0 1 0 0 1 0 1
0 0 1 1 0 1 1 0
0 1 0 0 0 1 1 1
0 1 0 1 1 0 0 0
0 1 1 0 1 0 0 1
0 1 1 1 1 0 1 0
1 0 0 0 1 0 1 1
1 0 0 1 1 1 0 0
1 0 1 0 d/care d/care d/care d/care
1 0 1 1 d/care d/care d/care d/care
1 1 0 0 d/care d/care d/care d/care
1 1 0 1 d/care d/care d/care d/care
1 1 1 0 d/care d/care d/care d/care
1 1 1 1 d/care d/care d/care d/care

S3= S2=
 19

S0=
S1=

Circuito Resultante=
 20

n. Decodificador de BCD 8421 a decimal.

R)

A B C D a b c d e f g h i j
0 0 0 0 1 0 0 0 0 0 0 0 0 0
0 0 0 1 0 1 0 0 0 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0 0 0 0
0 0 1 1 0 0 0 1 0 0 0 0 0 0
0 1 0 0 0 0 0 0 1 0 0 0 0 0
0 1 0 1 0 0 0 0 0 1 0 0 0 0
0 1 1 0 0 0 0 0 0 0 1 0 0 0
0 1 1 1 0 0 0 0 0 0 0 1 0 0
1 0 0 0 0 0 0 0 0 0 0 0 1 0
1 0 0 1 0 0 0 0 0 0 0 0 0 1
1 0 1 0 * * * * * * * * * *
1 0 1 1 * * * * * * * * * *
1 1 0 0 * * * * * * * * * *
1 1 0 1 * * * * * * * * * *
1 1 1 0 * * * * * * * * * *
1 1 1 1 * * * * * * * * * *
 21

Circuito Resultante=
Extraído directamente de la tabla de verdad dada su simplicidad.
 22

o. Decodificador de BCD 8421 a código de 7 segmentos.

R)

A B C D a b c d e f g
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 0 1 1
1 0 1 0 *** *** *** *** *** *** ***
1 0 1 1 *** *** *** *** *** *** ***
1 1 0 0 *** *** *** *** *** *** ***
1 1 0 1 *** *** *** *** *** *** ***
1 1 1 0 *** *** *** *** *** *** ***
1 1 1 1 *** *** *** *** *** *** ***
*** = don’t care state

a= b=
 23

c= d=
 24

e= f=
 25

g=

Circuito Resultante=
 26

p. Demultiplexor de 2 entradas de control.

 27

R)

Tabla de verdad

C1 C0 Z
0 0 X0
0 1 X1
1 0 X2
1 1 X3

Términos Mínimos=

Z= ( C0’ . C1’ . X0 ) + ( C0 . C1’ . X1 ) + ( C0’ . C1 . X2 ) + ( C0 . C1 . X3 )

Circuito Resultante=

q. Demultiplexor de 2 entradas de control.

 28

R)

Tabla de verdad

C1 C0 Z3 Z2 Z1 Z0
0 0 X X X D
0 1 X X D X
1 0 X D X X
1 1 D X X X

Términos minimos=

Z3= ( C1 . C0 . D )
Z2= ( C1 . C0’ . D)
Z1= ( C1’ . C0 . D)
Z0= (C1’ . C0’ . D)

Circuito Resultante=

r. Generador y detector de Hamming para palabras de 4 bits.

 29

R)
Circuito generador de Hamming para palabras de 4 bits=

Para una palabra de 4 bits en hamming se necesitan 3 bits de paridad, por

lo tanto la palabra será:

P1 P 2 X 3 P 4 X 5 X 6 X 7

Donde P son los bits de paridad y X los bits de datos

Como ya se vio en apartados anteriores, los bits de paridad toman la

siguiente forma:

P1= X5 X6 X7

P2= X3 X6 X7

P4= X3 X5 X7

Lo que nos lleva al siguiente circuito generador de hamming=

(4 bits de entrada y 7 de salida)

Circuito detector de Hamming para palabras de 4 bits=

 30

Una vez generados los bits de paridad, la palabra de 7 bits puede

verificarse para detectar errores, por medio de las expresiones generales
del metodo de hamming, las que, para el caso de cuatro bits de datos y tres
de paridad, se enuncian en base a las siguientes expresiones:

E4= P4 X5 X6 X7

E2= P2 X3 X6 X7

E1= P1 X3 X5 X7

Finalmente se adhiere la parte del circuito que se encarga de corregir el

error detectado en caso de la existencia del mismo .

Circuito Resultante=
 31

7.03.- Indicar qué función realizan los siguientes circuitos. Para ello
hacer la tabla de verdad y analizarla. Dibujar el circuito con un
software que permita simular el funcionamiento real de la conexión.
Analizar los resultados obtenidos.

a.-

R)

Tabla de verdad

A B C D A B C D F
0 0 0 0 0 0 0
0 0 0 1 0 1 1
0 0 1 0 0 1 1
0 0 1 1 0 0 0
0 1 0 0 1 0 1
0 1 0 1 1 1 1
0 1 1 0 1 1 0
0 1 1 1 1 0 1
1 0 0 0 1 0 1
1 0 0 1 1 1 0
1 0 1 0 1 1 1
1 0 1 1 1 0 1
1 1 0 0 0 0 0
1 1 0 1 0 1 1
1 1 1 0 0 1 1
1 1 1 1 0 0 0

El circuito es un generador de paridad par

b.-
 32

R)

Tabla de verdad

A B C D A B A B C F
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 1
0 0 1 1 0 1 0
0 1 0 0 1 1 1
0 1 0 1 1 1 0
0 1 1 0 1 0 0
0 1 1 1 1 0 1
1 0 0 0 1 1 1
1 0 0 1 1 1 0
1 0 1 0 1 0 0
1 0 1 1 1 0 1
1 1 0 0 0 0 0
1 1 0 1 0 0 1
1 1 1 0 0 1 1
1 1 1 1 0 1 0

El circuito es un generador de paridad par

c.-

R)

Tabla de verdad

A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0

El circuito es un semisumador de 2 números un 1 bit (half adder)

 33

d.-

Tabla de verdad

A B NA NB F0 F1 F2 F3
0 0 1 1 1 0 0 0
0 1 1 0 0 1 0 0
1 0 0 1 0 0 1 0
1 1 0 0 0 0 0 1

Este circuito es parte de un multiplexor, cada combinación de entrada

habilita una salida distinta.
 34

e.-

R)

Tabla de verdad=

A B NA NB A^B NA^NB F1 F2 F3
0 0 1 1 0 1 1 0 0
0 1 1 0 0 0 0 0 1
1 0 0 1 0 0 0 1 0
1 1 0 0 1 0 1 0 0

Este es un circuito comparador de 2 números de 1 bit por igualdad, mayor y

menor.
 35

f.-

R)

Tabla de verdad

C1 C0 S
0 0 D0
0 1 D1
1 0 D2
1 1 D3

Es un multiplexor de grado 2.

7.04.- Un circuito lógico tiene cinco entradas A, B, C, D, E, y tres salidas

Z0, Z1 y Z2. La salida Z0 debe ser uno cuando la mayoría de las entradas
son 1. La salida Z1 debe ser 1 cuando haya entre 1 y 4 unos en las
entradas. La salida Z2 debe dar 1 cuando haya 2, 3 o 4 unos en las
entradas. Diseñar el circuito lógico correspondiente:

a.- En su expresión mínima suma de productos, implementándolo con

un único tipo de compuertas.

b.- En la expresión más apropiada para ser implementada con multiplexores

de orden 4.
 36

R)

Tabla de verdad

A B C D E Z0 Z1 Z2
0 0 0 0 0 0 0 0
0 0 0 0 1 0 1 0
0 0 0 1 0 0 1 0
0 0 0 1 1 0 1 1
0 0 1 0 0 0 1 0
0 0 1 0 1 0 1 0
0 0 1 1 0 0 1 1
0 0 1 1 1 1 1 1
0 1 0 0 0 0 1 0
0 1 0 0 1 0 1 1
0 1 0 1 0 0 1 1
0 1 0 1 1 1 1 1
0 1 1 0 0 0 1 1
0 1 1 0 1 1 1 1
0 1 1 1 0 1 1 1
0 1 1 1 1 1 1 1
1 0 0 0 0 0 1 0
1 0 0 0 1 0 1 1
1 0 0 1 0 0 1 1
1 0 0 1 1 1 1 1
1 0 1 0 0 0 1 1
1 0 1 0 1 1 1 1
1 0 1 1 0 1 1 1
1 0 1 1 1 1 1 1
1 1 0 0 0 0 1 1
1 1 0 0 1 1 1 1
1 1 0 1 0 1 1 1
1 1 0 1 1 1 1 1
1 1 1 0 0 1 1 1
1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1
1 1 1 1 1 1 0 1

Z0)

Función minimizada por Karnaugh=

Z0= ace + bce + cde + abc + acd + bcd + ade +abd + bde + abe
 37

Z1)

Función minimizada por Karnaugh=

Z1= a’c + c’d + c’e + ab’ + ad’ + be’

Z2)

Función minimizada por Karnaugh=

Z2= a’ce + ace’ + a’bc + a’cd + ac’d + bc’d + a’de + ab’e + bd’e + abe’

Circuito Resultante=
38
39
40
 41

7.05.- Los resultados de una competencia se juzgan por medio de cinco

jueces. El voto de cada juez se computa como 1 (aprobado) o 0
(desaprobado) en una línea individual que oficia como entrada a un
circuito lógico. Las reglas de la competencia requieren que no se admita
más de un voto de disenso. Esto significa que si la votación es 2-3 o 3-2,
la competencia debe continuar. El circuito lógico tiene dos salidas, Z1 y
Z2, que cumplan las siguientes condiciones:
- Si el resultado es 5-0 o 4-1 para aprobar, Z1Z2=11;
- Si el resultado es 0-5 o 1-4 para desaprobar, Z1Z2 = 00;
- Si el resultado es 2-3 o 3-2, Z1Z2 = 10.

Diseñar el circuito e implementarlo, en su forma mínima suma de

productos, con compuertas de un único tipo.

R) Tabla de verdad

A B C D E Z0 Z1
0 0 0 0 0 0 0
0 0 0 0 1 0 0
0 0 0 1 0 0 0
0 0 0 1 1 1 0
0 0 1 0 0 0 0
0 0 1 0 1 1 0
0 0 1 1 0 1 0
0 0 1 1 1 1 0
0 1 0 0 0 0 0
0 1 0 0 1 1 0
0 1 0 1 0 1 0
0 1 0 1 1 1 0
0 1 1 0 0 1 0
0 1 1 0 1 1 0
0 1 1 1 0 1 0
0 1 1 1 1 1 1
1 0 0 0 0 0 0
1 0 0 0 1 1 0
1 0 0 1 0 1 0
1 0 0 1 1 1 0
1 0 1 0 0 1 0
1 0 1 0 1 1 0
1 0 1 1 0 1 0
1 0 1 1 1 1 1
1 1 0 0 0 1 0
1 1 0 0 1 1 0
1 1 0 1 0 1 0
1 1 0 1 1 1 1
1 1 1 0 0 1 0
1 1 1 0 1 1 1
1 1 1 1 0 1 1
1 1 1 1 1 1 1
 42

Z0 Minimizada por Karnaugh=

Z0= ce + ac + bc + cd + ad + bd + de + ae + be + ab

Z1 Minimizada por Karnaugh=

Z1= acde + abce + bcde + abad + abde

Circuito Resultante=
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44