7segments VHDL

Exemple de code VHDL pour un compteur connecte a un afficheur 7-segments
Dans cet exemple, nous allons faire un compteur qui compte de 0 a 9 et qui envoie la valeur de son compte a un afficheur a 7 segments. La valeur du compteur augmente a chaque seconde et recommence a 0 aprs que la valeur atteigne 9. Sur la plaquette DE2, il y a plusieurs afficheurs a 7-segments. Chaque afficheur est contrle par 7 signaux qui proviennent du FPGA. Ces 7 signaux, qui indiquent si un segment est allume ou non, sont reprsents dans la figure suivante comme tant les chiffres allant de 0 a 6. Pour reprsenter le chiffre 4, par exemple, il faudrait envoyer les bons signaux pour que les segments 1, 2, 5 et 6 soient allumes et que les autres ne le soient pas.
Un dtail savoir de ces afficheurs sur le DE2 cest quils ont besoin dun 0 pour allumer. Donc, lenvoi dun 1 a un segment lteindrait. Pour lafficheur a 7 segments le plus a droite, les ports de sortie sont numrs dans le tableau ci-dessous. Les connexions pour les autres afficheurs se trouvent dans la fiche technique du DE2.
A ce stade, ce serait un bonne ide de savoir comment reprsenter chaque chiffre quon va vouloir afficher. Par exemple, si on voulait afficher le chiffre 1, il faudrait allumer les segments 1 et 2 seulement. On voudra numrer les segments a allumer pour tous les chiffres allant de 0 a 9. Ceci facilitera notre travail plus tard. Le but du design est de se faire un compteur allant de 0 9 qui incrmente chaque seconde. Sachant que lhorloge qui entre dans notre systme fonctionne 50MHz, on devrait le diviser pour faire un compteur oprant 1Hz. Pour ce faire, on se fait un compteur allant de 0 a 50000000 avant de recommencer. Quand le compte est entre 0 et 25000000, on gnre 0 tandis quon gnre 1 si le compte est entre 25000000 et 50000000. Notez en passant que mes valeurs ne sont pas prcises puisque 50MHz ne reprsente pas exactement 50000000 cycles par seconde.
PROCESS (clk) BEGIN IF clk'EVENT AND clk = '1' THEN IF s_clk_compte > 50000000 THEN s_clk_compte <= (OTHERS => '0'); ELSE s_clk_compte <= s_clk_compte + 1; END IF; IF s_clk_compte < 25000000 THEN s_clk_lent <= '0'; ELSE s_clk_lent <= '1'; END IF; END IF; END PROCESS; Nous obtenons une horloge du nom de s_clk_lent qui oscille peu prs 1Hz. Nous allons maintenant utiliser cette horloge pour contrler notre compteur dcimal qui va de 0 9 avant de recommencer. Cette partie du code ressemble a ceci : PROCESS (s_clk_lent) BEGIN IF s_clk_lent'EVENT AND s_clk_lent = '1' THEN IF s_decimal > 8 THEN s_decimal <= (OTHERS => '0'); ELSE s_decimal <= s_decimal + 1; END IF; END IF; END PROCESS; Pour afficher la valeur du compteur, on utilise un process combinatoire qui observe la valeur du compteur et qui gnre les 7 signaux qui sont connectes a lafficheur. Si le compte tait gal a 0, les segments 0, 1, 2, 3, 4 et 5 seront allumes. Ceci est dcrit dans le morceau de code suivant : PROCESS (s_decimal) BEGIN CASE s_decimal IS WHEN "0000" => HEX00 <= '0'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '0'; HEX04 <= '0'; HEX05 <= '0'; HEX06 <= '1'; WHEN "0001" => ...
Dans un process squentiel, on va vouloir numrer TOUS les cas possibles. Cependant, dans notre cas, nous navons besoin de spcifier que 10 cas allant de 0 9. Sachant quon a besoin de 4 bits, quarrive-t-il si le compte tait gal a 12 ? Evidemment, cette situation ne devrait pas arriver, mais le VHDL veut quand mme quon spcifie
toutes les situations. Une faon de le faire est de spcifier les sorties pour toutes les valeurs allant de 0 8. Ensuite, on va dire pour tous les autres cas, utilisez la mme sortie que pour le chiffre 9. Ceci se fait de la faon suivante : ... WHEN "1000" => HEX00 <= '0'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '0'; HEX04 <= '0'; HEX05 <= '0'; HEX06 <= '0'; WHEN OTHERS => HEX00 <= '0'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '0'; HEX04 <= '1'; HEX05 <= '0'; HEX06 <= '0'; END CASE; Le code final ressemblera ceci : LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countled PORT ( clk HEX00 HEX01 HEX02 HEX03 HEX04 HEX05 HEX06 ); END countled; IS : : : : : : : : IN OUT OUT OUT OUT OUT OUT OUT STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC
ARCHITECTURE rtl OF countled IS SIGNAL s_clk_compte : STD_LOGIC_VECTOR(25 DOWNTO 0); SIGNAL s_clk_lent : STD_LOGIC; SIGNAL s_decimal : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (clk) BEGIN IF clk'EVENT AND clk = '1' THEN IF s_clk_compte > 50000000 THEN s_clk_compte <= (OTHERS => '0'); ELSE s_clk_compte <= s_clk_compte + 1;
END IF; IF s_clk_compte < 25000000 THEN s_clk_lent <= '0'; ELSE s_clk_lent <= '1'; END IF; END IF; END PROCESS; PROCESS (s_clk_lent) BEGIN IF s_clk_lent'EVENT AND s_clk_lent = '1' THEN IF s_decimal > 8 THEN s_decimal <= (OTHERS => '0'); ELSE s_decimal <= s_decimal + 1; END IF; END IF; END PROCESS; PROCESS (s_decimal) BEGIN CASE s_decimal IS WHEN "0000" => HEX00 <= '0'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '0'; HEX04 <= '0'; HEX05 <= '0'; HEX06 <= '1'; WHEN "0001" => HEX00 <= '1'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '1'; HEX04 <= '1'; HEX05 <= '1'; HEX06 <= '1'; WHEN "0010" => HEX00 <= '0'; HEX01 <= '0'; HEX02 <= '1'; HEX03 <= '0'; HEX04 <= '0'; HEX05 <= '1'; HEX06 <= '0'; WHEN "0011" => HEX00 <= '0'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '0'; HEX04 <= '1'; HEX05 <= '1'; HEX06 <= '0'; WHEN "0100" =>
WHEN
WHEN
WHEN
WHEN
WHEN
HEX00 <= '1'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '1'; HEX04 <= '1'; HEX05 <= '0'; HEX06 <= '0'; "0101" => HEX00 <= '0'; HEX01 <= '1'; HEX02 <= '0'; HEX03 <= '0'; HEX04 <= '1'; HEX05 <= '0'; HEX06 <= '0'; "0110" => HEX00 <= '0'; HEX01 <= '1'; HEX02 <= '0'; HEX03 <= '0'; HEX04 <= '0'; HEX05 <= '0'; HEX06 <= '0'; "0111" => HEX00 <= '0'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '1'; HEX04 <= '1'; HEX05 <= '1'; HEX06 <= '1'; "1000" => HEX00 <= '0'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '0'; HEX04 <= '0'; HEX05 <= '0'; HEX06 <= '0'; OTHERS => HEX00 <= '0'; HEX01 <= '0'; HEX02 <= '0'; HEX03 <= '0'; HEX04 <= '1'; HEX05 <= '0'; HEX06 <= '0';
END CASE; END PROCESS; END;

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