Corso di Tecnologie Elettroniche

Prof. Vincenzo Stornelli

Introduzione ai processi micro e nano elettronici

Il nome una abbreviazione di transfer resistor. La caratteristica di questo dispositivo di potere o interrompere segnali elettrici. I transistor sono fatti di materiale semiconduttore con almeno tre terminali per connetterlo al circuito esterno. Un terminale (base o gate) mediante una piccola corrente o una piccola tensione permette di controllare il flusso di corrente molto maggiore tra gli altri due terminali. I Transistor sono i principali dispositivi che attualmente permettono un controllo di questo tipo ed hanno soppiantato i dispositivi usati precedentemente: le valvole.

Il circuito integrato fu inventato indipendentemente nel 1958 da J. Kilby e R. Noyce. Il chip di Kilby era basato sul Germanio, quello di Noyce sul Silicio. Entrambi brevettarono il circuito integrato, ma il brevetto di Kilby arriv 6 mesi prima. Nel 2000 Jack Kilby fu insignito del premio Nobel. L'idea di fabbricare una struttura integrata in cui avere pi componenti circuitali era stata gi brevettata nel 1949 da un ingegnere tedesco W. Jacobi che aveva messo insieme 5 transistor, ma non sono state riportate applicazioni commerciali di tale idea iniziale.

Gli obiettivi della micro (e nano) fabbricazione sono quelli di miniaturizzare le dimensioni di circuiti e dispositivi elettronici, compattare le varie funzioni e realizzare in modo semplice e poco costoso molte repliche identiche. Gli ingredienti a disposizione sono: per i materiali, si usano film sottili (spessore 10nm 1 m) invece di materiali in forma di lastre, fili, etc. per sagomare i film nel modo voluto, si riporta il disegno sul film con una tecnica litografica, in modo che alcune parti siano protette e altre no fatto questo, si pu trattare selettivamente la sola parte scoperta, ad esempio usando un bagno in acido per rimuovere il materiale, oppure impiantandovi ioni di un materiale opportuno per ottenere la funzionalit voluta, si utilizzano vari strati, diversamente sagomati, sovrapposti l'uno all'altro secondo un preciso schema.

Un substrato in elettronica una sostanza solida in genere di forma planare, su cui uno o pi strati di un materiale diverso sono fatti aderire. Il substrato il silicio. I substrati normalmente vengono tagliati in fette sottili e chiamati con il nome inglese di wafer. Il processo di crescita dei cristalli di silicio una voce descritta nel seguito.

Oggi l'industria usa wafer di silicio con diametro fino a 12 pollici (300 mm) e spessore di 0.3-0.7 mm. Il bordo dei wafer pu avere delle particolari intacche o delle sezioni diritte ("flat") che, secondo una precisa convenzione, permettono una facile identificazione dei piani reticolari e del drogaggio del wafer. La conoscenza dei piani reticolari pu essere utile per vari scopi. Uno di essi il taglio del wafer in chip una volta completata la microfabbricazione: si incide il wafer che si spezza pi facilmente in certe direzioni che in altre ("cleavage").

Si usano anche: wafer epitassiali, in cui lo strato di superficie un singolo cristallo wafer SOI (silicon on insulator), composti da silicio, strato di isolante, strato sottile di singolo cristallo di silicio wafer di altri semiconduttori, quali germanio e composti di materiali III-V (InGaAs, InAs, etc.)

Significato convenzionale dei flat (area rimossa dal wafer, qui segnata in rosso). A seconda del numero e della posizione dei flat si identifica il tipo di drogaggio del Si (n o p) e l'orientazione cristallografica.

Il silicio puro o intrinseco, come detto, presenta le caratteristiche di un semiconduttore, ma la sua conducibilit pu variare anche di molti ordini di grandezza, se esso viene drogato attraverso lintroduzione di impurit nel suo reticolo cristallino. E stato cos possibile, nel corso degli anni, realizzare diversi dispositivi basati sul silicio come semiconduttore, mentre le tecniche di processing del silicio si sono evolute verso soluzioni sempre pi sofisticate in modo da realizzare giunzioni e dispositivi con caratteristiche sempre migliori.

REALIZZAZIONE DEL WAFER MONOCRISTALLINO DI SILICIO (metodo CZ)

Un nucleo di cristallizzazione accresciuto in un cristallo di silicio mentre tirato verso lalto, alla velocit di circa 5 cm/h, da una colata di silicio purissimo.

Le impurit vengono aggiunte alla fusione, in quantit controllata, in modo da ottenere un cristallo con determinate propriet. Lorientamento determinato dal cristallo originario che viene inizialmente inserito per la fusione. Questultima depositata in un crogiolo di quarzo, ricoperto da un radiatore di grafite. La grafite riscaldata attraverso induzione RF e la temperatura mantenuta a circa 1425C, ossia qualche grado in pi rispetto al punto di fusione del silicio. Il silicio viene introdotto verticalmente e fatto ruotare lentamente, quindi viene raffreddato fino ad assumere la forma monocristallina; in ultimo viene tagliato con lame di diamante.

Quindi ciascuna fetta viene lappata con polvere di allumina (Al2O3), trattata con attacco chimico per rimuovere i danni meccanici e infine di nuovo lappata con particelle sferiche di SiO2 in NaOH.

Fetta o wafer di silicio: diametro = 50-250 mm, spessore = 0.25-1 mm.

PROCESSI TECNOLOGICI SU SILICIO

Lossidazione termica consente la realizzazione di ossido di silicio (SiO2) tramite reazione di un gas ossidante a contatto con una superficie calda di silicio. Tale processo avviene riscaldando le fette di silicio in un ambiente di atmosfera ossidata dove presente ossigeno o vapore dacqua e pu avvenire in due modalit: Ossidazione umida (wet): rapida, in atmosfera con acqua, a circa 1000C, secondo la reazione: Si+2H2OSiO2+ 2H2. Ossidazione secca (dry) : pi lenta, in atmosfera con ossigeno, a circa 1200C, secondo la reazione:Si+O2SiO2.

PROCESSI TECNOLOGICI SU SILICIO

Lossidazione secca fornisce ossidi di migliore qualit per densit, tensione di rottura e propriet elettriche dellinterfaccia silicio-ossido e quindi usato per la fabbricazione dei gate nei MOSFET. Lossidazione umida invece pi usata nellambito della protezione di strati. Lo strato finale di ossido di silicio cresce verticalmente in entrambe le direzioni in modo abbastanza simile. Nel CMOS tale ossido rappresenta lossido di campo (field oxide), che cresce in prossimit di source e drain separandoli dai CMOS vicini. Si noti che durante il processo di formazione dellossido lo spessore del silicio si riduce di circa 0.4 volte quello dellossido che si formato.

PROCESSI TECNOLOGICI SU SILICIO

Vediamo ora i processi tecnologici che permettono di realizzare semiconduttori drogati. Lepitassia consiste nella crescita di uno strato sottile monocristallino (detto appunto strato epitassiale) sullo stesso silicio monocristallino, sottoposto ad alte temperature ed a sorgenti di materiale drogante. Limpiantazione ionica consente linserimento, sotto vuoto e a bassa temperatura, di atomi donatori o accettori ad alta energia nel substrato. I danni al reticolo cristallino che tale processo pu provocare sono eliminabili attraverso ricottura (annealing) a temperature di 700-1000 C.

PROCESSI TECNOLOGICI SU SILICIO

Invece la diffusione avviene in forno e a temperature pi alte (superiori ad 800C): in questo caso, seguendo la legge di Fick, le impurit tendono a diffondersi nelle regioni a pi bassa concentrazione. La deposizione consiste nel far evaporare materiale drogante sulla superficie del silicio, in modo che, dopo un ciclo termico, tali impurit possano raggiungere il substrato. Essa avviene solitamente per evaporazione chimica (CVD = Chemical Vapour Deposition) e in una delle seguenti tre forme: 1) a pressione atmosferica (APCVD = Atmospheric Pressure CVD); 2) a bassa pressione (LPCVD = Low Pressure CVD); 3) assistita da un plasma (PECVD = Plasma Enhanced CVD).

PROCESSI TECNOLOGICI SU SILICIO

APCVD : vantaggio: bassa temperatura di deposizione. La scarsa resistenza a contaminanti esterni eliminabile attraverso ricottura (annealing), a circa 600-800 C. LPCVD : per la deposizione di strati sottili di polisilicio e nitruro di silicio (Si3N4), questultimo utilizzato in micromachining (microlavorazione) del silicio. PECVD: utilizza basse temperature di deposizione (300C), usato per realizzare gli strati finali di passivazione. I metalli possono essere deposti attraverso CVD o PVD (Physical Vapour Deposition): in questultimo caso si utilizzano processi di evaporazione (tipicamente sotto vuoto) e sputtering (spruzzamento di ioni, in presenza di un forte campo elettrico, DC o RF).

PROCESSI TECNOLOGICI SU SILICIO

Le tecniche descritte consentono una buona costruzione di transistor e altre strutture di interesse solo se unite allabilit di controllare dove e quante impurit vengono introdotte. Il numero di impurit introdotte dipende dallenergia e dal tempo di attacco per limpiantazione ionica e anche dalla temperatura per la diffusione. La possibilit di controllare la direzione delle impurit dipende invece dalla capacit di fare buone maschere (che selezionano le aree di interesse) in processi di tipo litografico.

PROCESSI TECNOLOGICI SU SILICIO

Limpiantazione ionica non fa uso di maschere, al contrario degli altri processi in cui la diffusione selettiva. I materiali isolanti comunemente usati come maschere sono: fotoresist, polisilicio, diossido di silicio (Si O2) e nitrato di silicio (Si N). Il fotoresist (PR) un materiale organico fotosensibile che pu essere polimerizzato dalla luce ultravioletta (UV). Le aree polimerizzate possono essere cos rimosse con un solvente organico: in questo caso si parla di PR positivo. Invece si parla di PR negativo quando le zone PR non esposte a raggi UV vengono dissolte dal solvente.

LITOGRAFIA
Dal greco : scrittura su pietra. Nel contesto microelettronico essa rappresenta un particolare procedimento con cui possono essere predisposti su opportuni substrati, con o senza lausilio di sostanze polimeriche (resist), delle scanalature che sono alla base della generazione dei percorsi circuitali. In presenza di resist (di gran lunga la soluzione pi usata) prevista la deposizione e la selettiva rimozione di film di ossido, metallo o altro materiale su wafer di silicio. La rimozione avviene mediante incisione (etching) dello strato, a secco o tramite acido (etching chimico). La litografia che usa PR prende il nome di fotolitografia.

TIPI DI LITOGRAFIA
Litografia ottica, che consiste nellesporre alla luce, attraverso una maschera che contiene linformazione dei pattern circuitali, un substrato ricoperto di PR. Tale litografia si effettua in tre possibili modalit: a) a contatto, b) a prossimit, c) a proiezione. Nel primo caso si hanno ottime risoluzioni (500 nm), ma presente il serio problema di avere superfici sempre estremamente pulite. La seconda soluzione, in cui la maschera messa pi distante (decine di micron) dal PR, riduce la possibilit di danneggiamento della maschera.

TIPI DI LITOGRAFIA
Tale eventualit viene completamente esclusa con la tecnica a proiezione (che per pi complicata dal punto di vista strutturale). In generale la litografia ottica particolarmente valida se si pensa che essa rappresenta un processo di trasferimento dellinformazione di tipo parallelo (come del resto quella a raggi X) e quindi consente la produzione contemporanea e la replica in massa su pi chip di percorsi anche ad elevata densit.

TIPI DI LITOGRAFIA
Litografia a fascio elettronico (EBL=Electron Beam Litography), particolarmente sofisticata, con la quale un fascio di elettroni opportunamente focalizzato usato per disegnare direttamente sul PR o creare maschere ad alta definizione. Tale tecnica ha le seguenti caratteristiche positive: elevata risoluzione, ottima allineabilit, pattern derivabili da dati digitali, ottimo controllo di dose ed energia, assenza di maschere. I problemi nascono da limitazioni economiche e limitazioni fisiche come: scattering degli elettroni (diffusione allindietro o backscattering e creazione di elettroni secondari), necessit di operare sotto vuoto, bassa velocit di scrittura.

TIPI DI LITOGRAFIA
Litografia a fascio ionico (IBL = Ion Beam Litography), con cui un fascio accelerato e focalizzato di ioni H+ o He++ (aventi alta energia, circa 1000 eV) viene mandato sul bersaglio (pattern). Ha una risoluzione superiore allEBL e interessanti sviluppi nelle riparazioni di maschere, deposizione di ioni e drogaggio locale di semiconduttori. E una tecnica molto utile per la fabbricazione di dispositivi con dettagli sub-micrometrici, anche se c difficolt nel reperire sorgenti capaci di fornire un adeguato flusso ionico.

TIPI DI LITOGRAFIA
Litografia a raggi X (XRL = X Ray Lithography), in cui luso di particelle non cariche consente di evitare il vuoto e di operare su vaste aree, con bassi tempi di esposizione ed elevata risoluzione spaziale (150 Angstrom), anche se con problemi di divergenza del fascio e alti costi della sorgente. Limmagine trasferita facendo uso di raggi X (lunghezze donda pari a 2-20 Angstrom). Le maggiori difficolt riguardano lo sviluppo di adeguate lenti per la riduzione delle immagini.

TIPI DI LITOGRAFIA
Nanolitografia, una tecnica moderna in cui luso della microscopia a forza atomica o ad effetto tunnel consente la manipolazione di atomi, laccrescimento di ossidi, la scrittura su opportuni PR e limmagazzinamento di dati ad alta densit. Tale tecnica usatissima in micromachining (microlavorazione del silicio), infatti si ottengono risoluzioni inferiori a 10 nm. Tale tecnica tuttavia non pu essere impiegata nei sistemi VLSI, ma pu tornare molto utile a livello di ricerca su singoli prototipi o su un basso numero di dispositivi e dunque non va vista come tecnica competitiva o alternativa a quelle tradizionali.

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

Il silicio da utilizzare nei dispositivi microelettronici pu essere accresciuto non solo in forma monocristallina (metodo CZ) ma anche policristallina e allora viene detto polisilicio. Esso usato nelle interconnessioni e nellimplementazione dellelettrodo di gate (G) in un transistor MOS. La sua caratteristica principale consiste nella possibilit di essere usata come maschera per la definizione precisa degli elettrodi di source (S) e drain (D), ottenuta con bassa sovrapposizione G-S e G-D. Il polisilicio si forma depositando silicio sul proprio ossido o su altre superfici. Nel caso del gate del MOS, esso depositato sullisolamento del gate stesso. Se non drogato, il polisilicio ha alta resistivit e quindi pu essere usato per implementare resistenze nelle memorie statiche.

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(a) sviluppo dello strato di ossido di silicio su un substrato di tipo p

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(b) su tutta la superficie si accresce uno strato sottile di ossido (100-300 Angstrom), chiamato ossido sottile o di gate. Per isolare i transistor invece si usa lossido di campo (field oxide).

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(c) sulla zona di interesse si deposita il polisilicio, di spessore tra 0.5 e 2 m.

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(d) si impiantano o si diffondono le zone n+ che formeranno drain e source, di profondit di almeno 1

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(e) si ricopre la struttura con ossido di silicio per deposizione

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(f) si inseriscono per evaporazione i contatti di alluminio per D e S. Eventuali altre connessioni sono inseribili insieme a strati di ossido, metallizzazioni e buchi per contatti (contact holes).

LA TECNOLOGIA CMOS
La tecnologia CMOS (Complementary Metal Oxide Silicon) oggi giorno riconosciuta universalmente come la tecnologia principe dei sistemi a larghissima scala di integrazione. Infatti essa fornisce una bassa potenza statica e un ridotto prodotto potenza-ritardo rispetto alle altre tecnologie come bipolare, nMOS, GaAs, ecc.. Relativamente alla tecnologia CMOS, quattro processi sono predominanti: n-well, p-well, twin-tub e il processo silicon-on-insulator.

Maschere di layout

[Ref.3]

PROCESSO CMOS N-WELL

[Ref.3]

(a) La prima maschera definisce il pozzo di tipo n, realizzato per impiantazione ionica o deposizione e diffusione. Qui verranno diffuse le zone D e S di tipo p.

PROCESSO CMOS N-WELL

[Ref.3]

(b) definizione delle aree in cui verranno implementati il gate dei transistor e le diffusioni di tipo n e p per le regioni D e S. In alcune zone selezionate dalle maschere sono accresciuti SiO2 ed una ricopertura di Si N.

PROCESSO CMOS N-WELL

[Ref.3]

(c) viene completato limpianto del canale p attraverso linserimento di impurit di boro. Questo, insieme con lossido di campo, isola drain e source di transistor complementari.

PROCESSO CMOS N-WELL

[Ref.3]

(d) viene inserito lossido di campo nelle aree in cui non c Si N

PROCESSO CMOS N-WELL

[Ref.3]

(e) una maschera a forma di U rovesciata consente la definizione del gate di polisilicio

PROCESSO CMOS N-WELL

[Ref.3]

(f) Attraverso una maschera n+, si possono ora implementare le due zone n+ nel substrato di tipo p che serviranno a formare il canale n.

PROCESSO CMOS N-WELL

[Ref.3]

(g) Questo passo di processo, realizzabile attraverso un impianto leggero o pi pesante, consente di ridurre leffetto degli hot electrons.

PROCESSO CMOS N-WELL

[Ref.3]

(h) Questo passo complementare rispetto al passo (f) e riguarda linserimento delle zone drogate p+ nel pozzo di tipo n (attraverso una maschera p+). Quindi la superficie del chip viene ricoperta con ossido di silicio.

PROCESSO CMOS N-WELL

[Ref.3]

(i) Vengono a questo punto definiti i contatti, attraverso nuove maschere e a seguito di etching dellossido.

PROCESSO CMOS N-WELL

[Ref.3]

(j) metallizzazione della superficie e rimozione selettiva, sempre tramite etching, delle zone opportune per le interconnessioni. Come passo finale, il silicio viene passivato (cio isolato da contaminanti) e vengono create le aperture per i fili che verranno portati allesterno.

INVERTER CMOS: (a) circuito; (b) layout

[Ref.3]

INVERTER CMOS : sezioni

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Sezione verticale (a) e layout (b) dei contatti di substrato e di pozzo nel processo n-well
[Ref.3]

IL PROCESSO CMOS P-WELL

Il processo n-well, basato su un substrato di tipo p in cui viene formato il pozzo di tipo n, diventato molto importante negli ultimi anni. Allinizio, invece, il processo pi usato era il p-well. Questultimo processo ha passi di fabbricazioni complementari a quelli di un n-well e dunque si parte da un substrato di tipo n su cui viene impiantato un pozzo di tipo p. Oggi i processi p-well si preferiscono solo quando si vogliono caratteristiche dei pMOS e nMOS il pi possibile simili. Infatti i processi p-well hanno per loro natura dispositivi migliori di tipo p che per in generale hanno caratteristiche di conduzione peggiori. Ci riequilibra perci le differenze e rende molto simili i transistor a canale n e quelli a canale p.

IL PROCESSO CMOS TWIN-WELL o TWIN-TUB

Questo processo fornisce le basi per la separazione delle caratteristiche (tensione di soglia, effetto body, guadagno) di transistori a canale n e a canale p. In tale processo esse possono essere infatti ottimizzate indipendentemente le une dalle altre. Di solito il materiale di partenza un substrato di tipo n+ o p+ su cui accresciuto uno strato epitassiale leggermente drogato, per protezione contro il latch-up. I passi di processo sono simili al caso del processo n-well tranne che per la formazione del tub dove sono utilizzati sia il pozzo di tipo p che quello di tipo n. Il processo consente quindi lottimizzazione separata dei pozzi e di conseguenza la possibilit di bilanciare le prestazioni di nMOS e pMOS.

IL PROCESSO CMOS TWIN-WELL o TWIN-TUB

Layout (a) e sezione verticale (b) di un processo CMOS twin-tub.

Miglioramenti al processo CMOS: IL PROCESSO SOI

Attraverso limplementazione di pi livelli di metal (anche 5 diversi) e di poly (2 o 3) e loro combinazioni, si possono effettuare dei miglioramenti del processo CMOS. In particolare, si pu aumentare il routing dei circuiti, avere capacit di alta qualit e resistenze di caratteristiche variabili. In tempi pi recenti anche la tecnologia silicon-on-insulator (SOI) ha aiutato il superamento di alcuni problemi tipici del CMOS, in particolare velocit e latch-up. Nel processo SOI un film sottile di silicio monocristallino accresciuto in modo epitassiale su un isolante.

IL PROCESSO SOI
I suoi potenziali vantaggi sono: pi compatto impacchettamento dei transistor a canale p e n (per lassenza di pozzi), superamento del problema del latch-up (grazie allisolamento dei transistor), minori capacit parassite (e quindi circuiti pi veloci), assenza di campo inverso (per opera dellisolamento del substrato), assenza di effetto body (non essendoci un substrato conduttore). Gli svantaggi sono: minore protezione in ingresso (per lassenza di diodi di substrato), strutture I/O pi larghe (perch si hanno minori guadagni) e presenza di capacit di accoppiamento tra i fili. Inoltre bisogna dire che non tutte le compagnie microelettroniche dispongono di questo processo, in quanto pi costoso del tradizionale processo CMOS.