Ovidiu Neamu Laviniu epelea

CIRCUITE INTEGRATE NUMERICE

ndrumtor de laborator























- 3 -


CUPRINS



1. Msurarea parametrilor statici la circuitele integrate TTL i CMOS 5
2. Circuite basculante astabile i bistabile 11
3. Decodificatoare logice i afiare multiplexat 19
4. Numrtoare clasice i numrtoare de mare capacitate 25
5. Registre de memorare i deplasare 32
6. Memorii electronice 37
7. Circuite numerice specializate ceas electronic. 44

BIBLIOGRAFIE 47





















Msurarea parametrilor statici la circuitele integrate
TTL i CMOS

1. Scopul lucrrii
n aceast lucrare sunt prezentate caracteristicile constructiv funcionale ale
familiilor de circuite integrate TTL i CMOS, principalii parametri statici i dinamici
ale acestor familii i se fac msurtori pentru parametri statici ai circuitelor integrate
respective.

2. Consideraii teoretice
2.1 Funcionarea circuitului
Pentru a arta funcionarea
electric a porii TTL fundamentale din
figura 1, s presupunem mai nti c una
dintre intrri este conectat la mas (nivel
logic "0"). Tranzistorul Q
1
se satureaz i
datorit scderii potenialului din
colectorul su, tranzistorul Q
2
se
blocheaz. Potenialul sczut din emitorul
lui Q
2
determin blocarea tranzistorului
Q
4
. Tranzistorul Q
3
va conduce, fiind
comandat de potenialul ridicat din colectorul tranzistorului Q
2
. La ieire se va obine o
valoare ridicat de tensiune, corespunztor nivelului logic "1".
Q
1
Q
2
Q
3
Q
4
D
2
D
1
D
R
2
1,6K
R
1
4K
R
4
130
R
3
1K
V
CC
A
B
y=AB
U
e
Fig. 1
Dac la ambele intrri se aplic o tensiune corespunztoare nivelului logic "1",
jonciunile baz-emitor ale tranzistorului Q
1
sunt polarizate invers i tranzistorul
lucreaz n regiunea activ invers. n acest caz jonciunea baz-colector a
tranzistorului Q
1
i jonciunile baz-emitor ale tranzistoarelor Q
2
i Q
4
formeaz un
lan de diode polarizate direct prin rezistena R
1
de la plusul sursei de alimentare. n
consecin tranzistoarele Q
2
i Q
4
se vor satura. n acelai timp, tranzistorul Q
3
se

5
blocheaz deoarece baza lui se afl la un potenial mai mic dect potenialul emitorului
su datorit decalajului de tensiune introdus de dioda D
3
. Se obine astfel la ieire o
tensiune egal cu tensiunea de saturaie
colector-emitor a tranzistorului Q
4
,
corespunztoare nivelului logic "0".
Analiznd funcionarea porii,
din punct de vedere logic, se observ
c ea realizeaz funcia I-NU, adic:
B A = C

2.2 Parametrii circuitului
Nivelele logice: V
ILmax
= 0.8 V, V
IHmin

= 2 V, V
OLmax
= 0.4 V, V
OHmin
= 2.4 V
si V
T
= 1.3V
Marginile de zgomot: M
L
= 0.4V si M
H

= 0.4V
Curenii de intrare si de ieire: I
IH
= 40
A, I
IL
= -1,6 mA, I
OH
= -800 A si I
OL

= 16 mA
Factorul de ncrcare: FO
L
= 10, FO
H
=
20 si FO = 10
Caracteristica de intrare
I
I
=f(V
I
) se poate ridica cu ajutorul
schemei din figura 2.
Caracteristica de ieire V
OL
=f(I
OL
) se poate ridica cu ajutorul schemei din
figura 3, iar caracteristica V
OH
=f(I
OH
) cu schema din figura 4.
Scurtcircuitarea ieirii la mas poate determina prin tranzistorul Q
3
un curent
cuprins ntre 18 i 55 mA, dac Q
3
, D
3
i R
4
funcioneaz static corect. Acest curent nu
este periculos dac are o durat scurt. Variaia curentului de scurtcircuit cu tensiunea
1
2
3
A
Fig. 5
1 3
2
1
2
3
V
A
V
I
V
O
I
OL
15
40
V
C
Fig. 3
A
1
3
2
V
1
2
3
V
I
V
O
I
OH
1K
10
V
I
Fig. 4
V
A
1
2
3
D
4
V
V
I
Fig. 2

6

de alimentare se poate urmri cu ajutorul schemei din figura 2.5.
n cadrul familiei de circuite integrate TTL exist mai multe serii de circuite,
care se deosebesc n principal prin compromisul realizat ntre puterea disipat pe
poart i timpul de propagare, aa cum rezult din tabelul de mai jos:
Familii de circuite integrate 74 74LS 74S 74ALS 74AS
Puterea disipat/poart tipic [mW]
static
10 2 19 1.2 8.5
Timp de propagare tipic [ns] 10 9.5 3 4 1.5
Caracteristica de transfer a
porii I-NU standard se poate
ridica cu ajutorul schemei din
figura 6. Circuitul format din R
1
,
D
1
-D
4
, conectat la ieirea porii
simuleaz o impedan echivalent
cu 10 sarcini TTL. Diodele sunt de
tipul 1N4148 iar C
1
include
capacitile de ieire a sondelor i
ale sistemului de conectare.
1
2
3
V V
V
I
V
O
V
CC
R
1
400
C
1
15pF
V
IH
D
1
D
2
D
3
D
4
Fig. 6
Caracteristicile dinamice ale
circuitelor TTL se pot determina cu
ajutorul circuitului din figura 7, care
simuleaz ncrcarea unei pori cu
10 sarcini TTL. Timpii de cretere t
r

i de cdere t
f
au valori tipice de 8ns
i respectiv 5ns. Timpul de
propagare are urmtoarele valori tipice: t
pHL
=8ns, t
pLH
=12ns i t
p
=10ns.
V
IH
D
1
C
S
15pF
V
CC
R
1
D
2
D
3
D
4
OSC.
G I
1
2
3
Fig. 7


7
3. Inversorul CMOS








Figura nr. 8
n figura 8 este prezentat o pereche de tranzistoare MOS cu canal n i cu
canal p, care reprezint un inversor, elementul fundamental pe baza cruia se pot
realiza porile logice i deci, toate celelalte funcii necesare n circuitele logice CMOS.
O tensiune pozitiv de valoare ridicat (+V
DD
), adic 1 logic, aplicat pe
terminalul comun al grilei deschide tranzistorul NMOS, M
n
i blocheaz tranzistorul
PMOS, M
p
, ceea ce face ca ieirea s fie comutat la o valoare cobort a tensiunii
(V
SS
), adic 0 logic.
Similar, o tensiune de valoare cobort sau nul (V
SS
), adic 0 logic, aplicat
pe gril va deschide M
p
i va bloca M
n
, ieirea comutndu-se la o valoare ridicat a
tensiunii (+V
DD
), adic 1 logic.
Tabelul nr. 1

Caracteristica de transfer a circuitului este puternic dependent de tensiunea de
alimentare V
DD
. Aceast caracteristic (figura 8) poate fi mprit n cinci regiuni

8

distincte n care funcionarea tranzistoarelor M
n
i M
p
este prezentat rezumativ n
tabelul 1. Cu V
TN
s-a notat tensiunea de prag a tranzistorului MOS cu canal n (M
n
) iar
cu V
TP
tensiunea de prag a tranzistorului MOS cu canal p (M
p
).
Dac valoarea tensiunii de alimentare V
DD
este mai mic dect
V
DDmin
=V
TN
+V
TP
, inversorul va prezenta o caracteristic de transfer cu histerezis i
circuitul nu va mai putea fi utilizat ca poart logic. Cum valoarea tipic a tensiunii de
prag pentru structurile CMOS standard este:
V 1.5 |
V
|
V TP TN
= =
rezult V
DDmin
=3V, valoarea minim a tensiunii de alimentare pentru circuitele
CMOS.
Nivelele logice de intrare i de ieire:
- V
0Hmin
=V
DD
-0.5V (valoarea tipic: V
DD
- 0.01V)
- V
0Lmax
=0.05V (tipic: 0.01V)
- V
IHmin
=70%V
DD
- V
ILmax
=30%V
DD
Marginile de imunitate la perturbaii (zgomot):
M
ZL
= V
ILmax
- V
OLmax
=30%V
DD
M
ZH
= V
IHmin
- V
OHmin
=30%V
DD
Practic, imunitatea la zgomot este 45..50% din valoarea tensiunii de
alimentare.

3. Mersul lucrrii
3.1. Se ridic, cu ajutorul circuitului din figura nr. 6, caracteristica de transfer a
porii TTL. Se verific nivelele de tensiune garantate la ieire funcie de
nivelele de tensiune admisibile la intrare.
3.2. Se traseaz caracteristica de intrare cu ajutorul circuitului din figura nr. 2.
3.3. Folosind circuitul din figura nr. 5 se determin curentul de scurtcircuit al porii
fundamentale TTL.
3.4. Folosind circuitul din figura nr. 1 se vizualizeaz curentul absorbit de la sursa

9
de alimentare dac o intrare este meninut la 5V i cea de-a doua intrare este
baleiat cu semnal ntre 0V i 5V iar apoi ntre 5V i 0V.
3.5. Folosind circuitul din figura nr.1 se vizualizeaz tensiunile din ntregul circuit
dac o intrare este meninut la 5V i cea de-a doua intrare este baleiat cu
semnal ntre 0V i 5V iar apoi ntre 5V i 0V. Pe baza acestor grafice se va
explica funcionarea circuitului.
3.6. Se va studia comportarea porilor logice CMOS pornindu-se de la schema
inversorului CMOS prezentat n figura nr. 8. Se va ridica caracteristica de
transfer, se va determina puterea consumat, i se vor vizualiza strile n care
se afl cele dou tranzistoare dac intrarea este baleiat ntre 0V i V
DD
.
3.7. Se determin nivelele logice n cele dou stri i tensiunile de prag pentru
diferite tensiuni de alimentare. Se va micora tensiunea de alimentare sub 3V
i se va ridica caracteristica static. Se va analiza influena sarcinii asupra
nivelelor logice ale circuitului. Pentru aceasta rezistena de sarcin, R
S
, se va
conecta la mas i se va msura tensiunea V
0H
, apoi R
S
se va conecta la V
DD
i
se va msura V
0L
. Cu aceast ocazie se va msura i rezistena n conducie a
tranzistoarelor M
n
i M
p
. Se vor verifica marginile de imunitate la perturbaii
ale circuitului inversor i se vor compara valorile msurate cu valorile
garantate, tipice i practice pentru diferite tensiuni de alimentare.


10

Circuite Basculante Astabile i Bistabile


1. Scopul lucrrii

Lucrarea i propune studiul diferitelor tipuri de circuite basculante
bistabile (CBB) utilizate n circuitele i sistemele digitale, precum i al
circuitelor basculante astabile (CBA).

2. Consideraii teoretice

2.1. Circuite Basculante Astabile

Circuitele basculante astabile (avnd uneori denumirea de multivibrator)
se obin din structura de baz a unui circuit basculant numeric, dar legturile de
reacie se realizeaz capacitiv, deci exist o legtur de propagare ntre cele dou
tranzitorii, aa cum se poate observa n
figura nr. 1.
Durata
inversoare utilizate, numai n regimurile
strii de instabilitate este
dat
alt structur de circuit
bascula
de constantele de timp RC
corespunztoare fiecrui inversor.
Perioada total a semnalului
dreptunghiular generat este suma
duratei celor dou stri instabile. n
cazul n care cele dou constante de
timp sunt egale R1C1=R2C2, factorul
de umplere al semnalului generat este
de 50%.
O
Figura nr. 1
Figura nr. 1
nt astabil poate fi
observat n figura nr. 2, unde se
utilizeaz un numr mai mic de
componente.

Figura nr. 2

11
Funcionarea circuitului din figura nr. 2 este reprezentat grafic n
diagra
1 la intrarea porii P1 (punctul A) avem semnal logic
0, la
vantajul simplitii acestei structuri de astabil, realizat cu pori logice,
este di
Figura nr. 3
mele din figura nr. 3.
Dac la momentul t<t
ieire (punctul B) vom avea 1 logic, iar la ieirea porii P2 vom avea 0
logic. Asadar, potenialul punctului A tinde s creasc spre VH, condensatorul C
ncrcndu-se prin rezistena R de la tensiunea din punctul B. La momentul t=t1
cnd VA=VT, (potentialul de prag al P1), ieirea porii P1 comut din 1 n 0,
ceea ce determin comutarea ieirii porii P2. Saltul de tensiune din D de la VL la
VH se transmite prin capacitatea C n punctul A.


A
minuat de lipsa de stabilitate a frecvenei semnalului generat, motiv pentru
care se utilizeaz alte structuri de circuit coninnd cristal de cuar conectat pe
una din legturile de reacie, aa cum se poate observa n figura nr. 4.
12



ircuitele basculante bistabile (CBB) fac parte din marea familie a
circui
bistabile (CBB) sunt circuite logice secveniale cu 2
stri
4 tipuri de circuite basculante bistabile: RS, JK, D, T.

.2.1 CBB de tip R-S
cest tip de CBB are 2 intrri de comand notate S (Set) i R (Reset) i 2
ieiri





Figura nr. 4

2.2. Circuite Basculante Bistabile
C
telor logice secveniale, cunoscute n literatur i sub denumirea de sisteme
de ordin 1. Trecerea de la sistemele de ordin zero la cele de ordin superior se
face prin introducerea unor reacii care-i confer sistemului proprietatea de
"memorie". Astfel, ieirile circuitului secvenial sunt parial independente de
semnalele de intrare din acel moment, depinznd - tot parial - de strile
anterioare ale circuitului.
Circuitele basculante
stabile (distincte), tranziia ntre cele 2 stri fcndu-se odat cu
aplicarea unor semnale de comand din exterior. Ele sunt circuite cu
memorie, ceea ce nseamn c, examinnd ieirile, se poate deduce ultima
comand aplicat la intrare. Aplicaiile acestor circuite sunt multiple, ele stnd
la baza tuturor circuitelor logice secveniale: numrtoare, registre, memorii
RAM, etc.
Exist
2

A
Q i Q complementare. Intrarea S folosete pentru nscrierea
informaiei n circuit (prin convenie informaia nseamn 1), iar intrarea R este
destinat tergerii informaiei din circuit. Aplicnd 1 logic pe una din cele 2
intrri efectul va fi cel descris mai sus.
13
Tabelul de adevr al unui astfel de circuit este urmtorul:
tn tn+1
R
n
Q
n
S
n
Q
n+1

0 0 0 0 Q
n+1
=Q
n

0 0 1 1 Q
n+1
=Q
n

0 1 0 1 Q
n+1
=1
0 1 1 1 Q
n+1
=1
1 0 0 0 Q
n+1
=0
1 0 1 0 Q
n+1
=0
1 1 0 ?
1 1 1 ?
Funcionarea circuitulu co rm belu i alturat este urmtoarea:
lui nu
se sch
uit
activ
itului.
scrii i s tergi
inform
itul basculant astabil R-S cu pori SI-NU are structura din figura nr.
5, iar


Circuitul analizat pn acum este un circuit asincron. Foarte utilizat este
i varianta sincron, la care comenzile sunt activate de ctre un semnal de tact
ezi figura urmtoare). Atta timp ct T=0 logic, cele 2 pori I vor avea ieirile
0 logic indiferent de intrrile de comand R i S. In aceste condiii starea CBB
u poate fi modificat. Cnd T= 1 logic atunci R=R i S=S ceea ce duce la
i, nfo ta lu
dac intrrile de comand sunt inactive (Rn=Sn=0) starea circuitu
imb (Qn+1=Qn), caz n care se spune c circuitul i pstreaz starea.
dac intrarea S este activ (Sn=1, Rn=0) informaia se nscrie n circ
(Qn+1=1) indiferent de starea anterioar a circuitului. Dac intrarea R este
(Sn=0, Rn=1) informaia se terge din circuit
(Qn+1=0) indiferent de starea anterioar a circu
cazul Rn=Sn=1 nu are sens, deoarece nu este logic s
aia simultan. Condiia de bun funcionare a circuitului este
RnxSn=0
Circu
n figura nr. 6 putem observa o structur cu pori SAU-NU.






Figura nr. 6 Figura nr. 5

(v
n
n
14
funcionarea descris pentru varianta asincron, care se poate observa n figura nr.
.

e a CBB R-S. Acesta
re 2 intrri de date J i K i o intrare de tact n varianta sincron.
a) CBB J-K asincron
Tabelul de adevr al circuitului este prezentat n continuare:
7










Figura nr. 7

2.2.2 CBB de tip J-K
Acest tip de bistabil elimin starea de nedeterminar
a


t
n
t
n+1

J
n
K
n
Q
n
Q
n+1

0 0 0 0 Q
n+1
=Q
n

0 0 1 1 Q
n+1
=Q
n

0 1 0 0 Q
n+1
=0
0 1 1 0 Q
n+1
=0
1 0 0 1 Q
n+1
=1
1 1 Q
n+1
=1 0 1
1 1 0 1 Q
n+1
=Q
n

1 1 1 0
Q
n+1
= Q

n

Intrarea J a ac i rol cu intrarea R a CBB R-S iar intrarea K cu S.
Dife ste aceea c atunci cnd
J=K=1 nu mai exist starea de
ned e, ci CBB i schimb starea
n cea complementar.
re ela
rena e
eterminar
Figura nr. 8
Bistabilul va arta ca n figura nr.
8.
15
b) CBB J-K sincron
Variantele sincrone ale CBB J-K, se obin prin nlocuirea porilor I cu 2
intrri a conectndu-se semnalul de tact, aa
cum se .
onvenientului oscilaiei, s-a propus o structur de
tip ma ter-slave (stpn - sclav). Aceasta este format din 2 CBB J-K
conectate n serie. Primul CBB (master-ul) memoreaz datele pe nivelul 1 logic
al sem care cel de-al doilea (slave-ul) este izolat. Pe
nivel 0

cu pori cu 3 intrri, pe cea de a trei
observ n figura nr. 9


c) CBB J-K master-slave
Figura nr. 9
n scopul eliminrii inc
s

nalului de tact T, timp n
logic al lui T, datele din master sunt transferate. Schema logic este
prezentat n figura urmtoare.


Tabelul de adevr asociat circuitului CBB JK master-slave este reprezentat
n figura nr. 11.
Figura nr. 10
16

J
n
K
n

Ck
Q
n+1
0 0 Q
n

0 1 0
1 0 1
1 1

Q
n



2.2.3 CBB de tip D

Acest tip de circuit bascula bi bil e trare de tip D (date) i o
trare de tact (Ck). Pe tea, el mai poate avea i dou intrri
sincrone R i S care sunt
e la momentul tn apare la ieire la momentul tn+1,
aa cum



c Qn+1=Dn. Deci CBB tip D ntrzie
tarea, adic ieirea la momentul la tn+1 este acee u trar la momentul tn
elul de ntrziere sau de memorare). Acest g d circ este folosit la
alizarea memoriilor RAM statice, a regit r, ar
numr
rare, aa
cum se ra nr. 12.
F
nt sta ar o in
in lng aces
prioritare. a
Valoarea de la intrar
se observ i din tabelul de adevr de mai jos.




t
n
t
n+1




Conform tabelului se observ
s ai c in ea
(c en e uit
re rilo d i la realizarea
toarelor. n general oricare tip de circuit basculant poate fi nlocuit cu
altul. Acest lucru se face prin realizarea unor scheme de conversie.

2.2.4 CBB de tip T

n mai multe aplicaii CBB tip JK este utilizat cu J=K=1. Aceast
conexiune reprezint un alt tip de CBB: CBB tip T sau celul de num
poate observa n figu
D Q
n
Q
n+1
0 0 0
0 1 0
igu nr. ra 11
1 0 1
1 1 1
17




ionarea
t
2. Atta timp ct T=1, ieirea schimb starea la fiecare dou tranzi e
semnalului de tact (pe fiecare front negativ). Aceast proprietate se poate utiliza la
alizarea numrtoarelor.
T
Ck
Q
n+1







act cu
ii al
Figura nr. 12
Din formele de und i din tabelul de mai jos putem nelege func
acestui tip de bistabil. Acest tip de CBB realizeaz divizarea frecvenei de
re
0

Q
n

1

Q
n


3. Mersul lucrrii
3.1 Se realizeaz schema electric din figura nr. 1 i determin frecvena
de osc
izeaz schemele electrice din figurile nr. 9 i 10 i se
verific tabelul de adevr aferent ace ci te ulante bistabile.

ilaie pentru R1=R2= 330 ohmi si C1=C2= 100nF. Se vizualizeaz pe
osciloscop formele de und aferente circuitului.
3.2 Se realizeaz schema electric din figura nr. 5 i se determin practic
tabelul de adevr.
3.3 Similar, se real
stor rcui basc
18
Decodificatoare logice i afiare multiplexat





1. Scopul lucrrii

Lucrarea i propune studierea decodificatoarelor integrate BCD - zecimal
(74LS42) i BCD - 7 segmente (74LS47), precum i modul de afiare
multiplexat.



2. Aspecte teoretice

2.1. Generaliti

Decodificatorul este un circuit logic combinaional cu n intrri i m ieiri,
realizat n tehnologie MSI, care activeaz una sau mai multe ieiri n funcie de
cuvntul de cod aplicat la intrare (m=2
n
).
Schema bloc a unui decodificator este prezentat n fig. 1.







Fig. 1. Schema bloc general a unui decodificator

2.2. Decodificatorul BCD-zecimal

Prescurtarea BCD semnific "zecimal codat binar".
Schema bloc a unui decodificator BCD-zecimal este prezentat n fig. 2.
Spre deosebire de codul binar natural, BCD nu include combinaiile
binare 1010, 1011, 1100, 1101, 1110, 1111, combinaii ce corespund numerelor
zecimale 10, 11, 12, 13, 14 i 15.
Apariia oricreia din cele 6 combinaii de intrare excluse, duce toate
ieirile n starea 1.
Se spune c decodificatorul rejecteaz datele false.
19




Fig. 2.Schema bloc a decodificatorului BCD - zecimal

Funcionarea decodificatorului din fig. 3.4 (n variant integrat
74LS42) este descris de tabelul nr.1.

Tab. 1. Tabelul de adevr al decodificatorului BCD - zecimal

20
A
3
A
2
A
1
A
0

Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9

0 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1 1 1
0 0 1 1 1 1 1 0 1 1 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 0 1 1 1 1
0 1 1 0 1 1 1 1 1 1 0 1 1 1
0 1 1 1 1 1 1 1 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 1 1 1 0 1
1 0 0 1 1 1 1 1 1 1 1 1 1 0
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1







2.3. Decodificatorul BCD - 7 segmente

Decodificatorul BCD - 7 segmente integrat (74LS47) prezint schema bloc
din fig. 3, accept un cod de intrare BCD i produce
ieirile adecvate pentru selectarea segmentelor unui
digit cu 7 segmente utilizat pentru reprezentarea
numerelor zecimale 0, 1, .., 9.

Cele 7 ieiri ( a , b , c , d , e , f , g ) ale
decodificatorului, active n stare "jos", selecteaz
elementele corespunztoare ale display-ului cu 7
segmente reprezentat n fig. 4.

Fig. Nr. 3

Fig. nr. 4 - Display-ul cu 7 segmente cu anod comun

Display-ul este format din 7 LED-uri, aezate n spatele fantelor care
reprezint segmentele i conectate electric. Se observ c segmentele activate n
cazul combinaiilor logice de intrare interzise n BCD (ce corespund numerelor
zecimale 10, 11, ..., 15), nu au practic nici o semnificaie.
Tabelul de adevr al DCD BCD-7 segmente 74LS47:
INTRRI IEIRI
ZECIMAL

SAU
FUNCIA
LT RBI
A
3
A
2 A
1 A
0
BI / RBO( b )
a
b
c
d
e
f
g
0 1 1 0 0 0 0 1 0 0 0 0 0 0 1
1 1 x 0 0 0 1 1 1 0 0 1 1 1 1
2 1 x 0 0 1 0 1 0 0 1 0 0 1 0
3 1 x 0 0 1 1 1 0 0 0 0 1 1 0
4 1 x 0 1 0 0 1 1 0 0 1 1 0 0
5 1 x 0 1 0 1 1 0 1 0 0 1 0 0
6 1 x 0 1 1 0 1 1 1 0 0 0 0 0
7 1 x 0 1 1 1 1 0 0 0 1 1 1 1
8 1 x 1 0 0 0 1 0 0 0 0 0 0 0
21
9 1 x 1 0 0 1 1 0 0 0 1 1 0 0
10 1 x 1 0 1 0 1 1 1 1 0 0 1 0
11 1 x 1 0 1 1 1 1 1 0 0 1 1 0
12 1 x 1 1 0 0 1 1 0 1 1 1 0 0
13 1 x 1 1 0 1 1 0 1 1 0 1 0 0
14 1 x 1 1 1 0 1 1 1 1 0 0 0 0
15 1 x 1 1 1 1 1 1 1 1 1 1 1 1
BI(b) x x x x x x 0 1 1 1 1 1 1 1
RBI(b) 1 0 0 0 0 0 0 1 1 1 1 1 1 1
LT(b) 0 x x x x x 1 0 0 0 0 0 0 0



2.4 Multiplexorul (MUX)

Permite transmiterea succesiv a datelor de la m surse de date la un
receptor unic. n cazul general, un MUX este prevzut cu:
- m canale de date de intrare de cte b bii ;

- un canal de ieire pe b bii ;

- un cod de selecie a canalului de intrare cu n bii unde n = log
2
m ;

- o intrare de validare a funcionrii.
n figura nr. 5 se poate observa structura unui multiplexor.















Figura 5. Schema funcional a unui multiplexor i simbolul unui MUX 8:1
22

Aplicaii ale multiplexoarelor

2.4.1 Transmiterea succesiv a datelor de la m surse de date la un singur
receptor (aplicaia fundamental), se poate observa n figura nr. 6.
CNT este un numrtor binar modulo m. Cnd este activat, intrarea nCLR
determin tergerea numrtorului. Aplicarea unui impuls de tact Clk determin
incrementarea codului de la ieirea CNT. Se selecteaz astfel succesiv cele m = 2n
canale de date, iar informaia prezent la intrare este transferat succesiv la receptorul
Rx.




Figura 6. Multiplexor utilizat pentru transmisia succesiv a informaiei

2.4.2 Conversia paralel-serie a unui cuvnt binar cu m bii
Se folosete un MUX cu m canale de cte un bit. De exemplu pentru
conversia paralel serie a unui cuvnt binar se poate folosi MUX 74LS151. Cei 8
bii aplicai la intrrile de date, apar succesiv la ieire, bit dup bit. Dup 8
impulsuri de tact la ieire se obine ntregul cuvnt, n form serial, aa cum se
observ n figura nr. 7.
23













Figura nr. 7 - Conversia paralel-serie cu MUX 74LS151

3. Desfurarea lucrrii
Pentru studierea decodificatoarelor integrate BCD - 7 segmente , se va
folosi circuitul integrat 74LS47 .
Se realizeaz montajul din figura nr. 8 i se aplic la intrare variabilele A0,
A1, A2, A3. Se verific tabelul de adevr aferent funcionrii circuitului.
Figura nr. 8 Decodificator BCD 7 segmente





24
25
Numrtoare clasice i numrtoare de mare capacitate


1. Scopul lucrrii
Scopul acestei lucrri este de a nelege funcionarea numrtoarelor clasice
precum i a celor de mare capacitate.

2. Consideraii teoretice
Numrtoarele sunt circuite logice secveniale care contorizeaz (numr)
impulsurile aplicate la intrarea sa de numrare. Ele se realizeaz de regul de 4 bii,
furniznd la ieire, pe cele 4 linii, codul binar corespunztor numrului de
impulsuri aplicat la intrare.
n funcie de modul de numrare, numrtoarele se mpart n:
- numrtoare directe - numr n sens direct (cresctor)
- numrtoare inverse - numr n sens invers (descresctor)
- numrtoare reversibile - numr n ambele sensuri funcie de valoarea
intrrii de sens.
n funcie de modul de funcionare exist:
- numrtoare asincrone - celulele de numrare sunt legate n serie, ele
comutnd succesiv
- numrtoare sincrone - toate celulele comut pe frontul activ al unui
semnal de tact.
Celula de baz a unui numrtor este bistabilul tip T, care realizeaz o
divizare prin 2 a frecvenei impulsurilor de tact(cnd T=1 logic). Prin
interconectarea a n celule se obine un numrtor de n bii (capacitate maxim de
2n). Circuitul poate fi privit ca un circuit logic secvenial cu 2n stri. Codul de la
ieire poate fi: binar (numrtor binar), BCD (numrtor decadic), Gray.
2.1 Numrtor binar asincron

Un astfel de numrtor se realizeaz prin interconectarea unor celule de tip
T, legnd ieirea Qk a unui CBB cu intrarea de tact a bistabilului urmtor k +1 CK .
n figura urmtoare se poate observa arhitectura unui numrtor de 4 bii, precum i
formele de und asociate funcionrii acestuia.
Schema unui astfel de numrtor este reprezentat n figura nr. 1.

Figura nr. 1
Funcionarea acestui numrtor decurge astfel: CBB0 basculeaz la fiecare
front negativ al tactului aplicat la intrare, CBB1 basculeaz la fiecare front negativ
al lui Q0, CBB2 basculeaz la fiecare front negativ al lui Q1 i CBB3 basculeaz la
fiecare front negativ al lui Q2. Se observ c numrul de impulsuri aplicat la intrare
se poate deduce examinnd ieirile celulelor de numrare, aa cum se observ n
figura nr. 2.

Figura nr. 2
Circuitul prezentat mai sus se poate utiliza n aplicaii care cer contorizarea
impulsurilor (toate aparatele de msur numerice folosesc numrtoare).
O alt aplicaie este de legat de observaia c ieirea Q0 are frecvena egal
cu jumtate din frecvena tactului de la intrare, Q1 - 1/4, Q2 - 1/8 i Q3 - 1/16.
Numrtoarele realizeaz o divizare a frecvenei de la intrare. n cazul n care se
26
doresc factori de divizare diferii de 2n, se introduce o reacie, care s readuc
numrtorul n starea iniial (0000) dup numrul dorit de stri:
- fie K factorul de divizare dorit;
- se transform K n binar: k3k2k1k0;
- toate ieirile Qi ale numrtorului, corespunztoare lui i pentru care ki=1
se leag printr-o poart I-NU la intrarea de Reset. Corespunztor unei ntrzieri
necesare propagrii strilor prin circuite, numrtorul se va iniializa (la ieire vom
avea starea 0 n loc de K=1) i ciclul se va relua.

2.2 Numrtor invers

Dac ieirea Qi se leag la intrarea de tact a CBB urmtor, atunci se obine
un numrtor binar asincron invers. Ieirile sale vor fi tot Qi ns succesiunea
strilor este invers, de la 15 ctre 0, aa cum se observ n figura nr. 3.

Figura nr. 3
Schema electronic a unui astfel de numrtor este prezentat n figura nr. 4.

Figura nr. 4
27
2.3 Numrtor asincron reversibil

Analiznd cele 2 tipuri de numrtoare prezentate mai sus se poate observa
c, dac am utiliza un circuit care s comute, cnd ieirile Qi, cnd ieirile Qi , n
funcie de semnalul de comand de sens, la intrrile de tact ale CBB urmtoare,
atunci am obine un numrtor reversibil. Acest circuit este un simplu multiplexor
cu 2 intrri, conectat ca n figura urmtoare.
Sensul de numrare se schimb n funcie de starea intrrii Sens.
Dac intrarea Sens =0 numrtorul numr direct. Dac intrarea Sens =1
numrtorul numr invers.
Schema electronic a acestui tip de numrtor este reprezentat n figura nr. 5.

Figura nr. 5

2.3 Numrtor binar sincron tip serie

Celulele binare ale unui astfel de numrtor, comut simultan sub aciunea
unui impuls comun de tact. Avantajele sale sunt legate de viteza superioar de
lucru i de lipsa codurilor false.
Schema logic a unui astfel de numrtor, mpreun cu tabelul su de
adevr este prezentat n figura nr. 6.
28
Figura nr. 6
Celula CBB de tip J-K basculeaz n starea complementar atunci cnd
J=K=1 logic. Cele 2 pori I realizeaz detecia momentelor de basculare.
Fiecare celul trebuie s comute atunci cnd la momentul anterior toate
celulele precedente sunt n starea 1 logic. Astfel:
CBB0 trebuie s basculeze la fiecare impuls aplicat la intrare. n
consecin intrrile sale J i K vor fi cablate la 1 logic.
CBB1 basculeaz din 2 n 2 impulsuri de tact, adic numai atunci cnd Q0
este 1 logic. n consecin vom lega J1=K1=Q0.
CBB2 basculeaz din 4 n 4 impulsuri de tact, adic numai atunci cnd Q0
i Q1 sunt 1 logic. n consecin vom lega J1=K1=Q0Q1.
CBB3 basculeaz din 8 n 8 impulsuri de tact, adic numai atunci cnd Q0,
Q1 i Q2 sunt 1 logic. n consecin vom lega J1=K1=Q0Q1Q2.
Frecvena maxim de lucru a unui astfel de numrtor este limitat numai
de timpul de comutare a celulelor i de timpul de propagare prin porile I (n
cazul de mai sus 2tp).

2.3 Numrtoare de mare capacitate

Exist circuite integrate specializate care realizeaz funcia de numrtoare
integrate de mare capacitate. Astfel de circuite sunt MMC22925, MMC22926,
fabricate de Microelectronica, dar i echivalentele lor de tipul MM74C925. Acestea
sunt numrtoare BCD pe 4 digii cu ieiri multiplexate.
29
n figura nr. 7 putem observa configuraia unui astfel de numrtor.
Fig. nr.7 - Circuit specializat de numrare de mare capacitate.
Prin utilizarea intern n chip a 4 numrtoare zecimale, numrul afiat
poate ajunge pan la 4 digii; valoarea maxima poate fi 9999. Liniile de intrare sunt
doar dou: Clock i Reset. Numrul impulsurilor aprute pe linia de clock va fi
direct afiat. Evident, valoarea maxim este 9999, urmnd ca al 10000-lea impuls
s duc la obinerea cifrei afiate 0000.
Un transport spre numrtorul de rang superior utilizeaz semnalul CY
(carry). Este posibil doar n cazul unui circuit prevzut cu o astfel de linie de ieire;
spre exemplu circuitul numrtor CMOS MMC22926. Varianta MMC22925 nu are
ieire CY. Semnalul reset duce la anularea coninutului numrtoarelor interne i
obinerea numrului 0 pe cei 4 digii.
Afiarea multiplexat se refer la alocarea n timp a unui singur digit din
structura afiajului. Se realizeaz printr-un impuls pozitiv de validare a unui digit.
Magistrala pentru comanda ledurilor din afiaj (a.b,c,d,e,f,g) este comuna tuturor
digiilor.
Utiliznd o frecven de 50 Hz sau mai mare pentru liniile de selecie
DCBA se valideaz succesiv digiii afiajului. Se va obine o informaie global
asupra afiajului doar pe retina ochiului.



30
31

3. Mersul lucrrii

3.1 Se realizeaz ntr-un program de simulare n electronic schema
electric a unui numrtor binar asincron. Se observ funcionarea lui i se compar
diagramele de timp simulate cu cele teoretice.
3.2 Se realizeaz ntr-un program de simulare n electronic schema
electric a unui numrtor invers. Se observ funcionarea lui i se compar
diagramele de timp simulate cu cele teoretice.
3.3 Se realizeaz ntr-un program de simulare n electronic schema
electric din figura nr. 6, a unui numrtor sincron. Se observ funcionarea lui.
3.4 Se utilizeaz montajul cu circuitul integrat specializat numrtor de
mare capacitate MMC22925. Se observ pe acest montaj componentele electronice
utilizate, modul de conectare al lor i se realizeaz o numrare, observndu-se
viteza de numrare.

Registre de memorare i deplasare

1. Scopul lucrrii
Scopul acestei lucrri este de a nelege funcionarea registrelor de memorare
i deplasare.
2. Consideraii teoretice
Bistabilele pot fi considerate locaii de memorie de 1bit. Dac sunt folosite
mai multe bistabile simultan se poate defini o structur de memorie extins pe care o
numim registru.
Registrul este un circuit logic secvenial care permite memorarea i/sau
deplasarea unor secvene (numere) binare. Dup funcia pe care o realizeaz,
registrele se pot clasifica n:
registre de memorare (cu ncrcare paralel) - latch
registre de deplasare (cu ncrcare serial)
registre combinate (cu ncrcare paralel i serial)
registre universali.

2.1 Registre de memorare (RM)

RM se utilizeaz pentru memorarea temporar a numerelor binare n sistemele
numerice. Ele se realizeaz cu CBB tip D, comandate de ctre un semnal de tact
comun. Memorarea se face simultan n toate celulele, pe frontul sau pe palierul activ
al tactului.
Schema electric a unui astfel de registru este prezentat n figura nr. 1.

Figura nr. 1

32
Numrul binar Xb=Xn-1 Xn-2...X1 X0, aflat la momentul tn la intrrile Dk
ale registrului, se memoreaz pe frontul negativ al semnalului de tact n celulele
acestuia, astfel nct la momentul tn+1 acelai numr se va regsi i la ieirea sa. S-a
realizat astfel ncrcarea simultan a celor n bii n registru (ncrcare paralel). RM se
mai numesc registre cu ncrcare paralel sau memorii tampon (latch-uri).

2.2 Registre de deplasare (RD)

RD sunt CLS care la fiecare impuls de tact i deplaseaz coninutul spre
stnga sau spre dreapta cu cte o celul, adic memoreaz coninutul unei celule n
celula precedent sau n cea urmtoare. Prima celul va memora valoarea existent la
intrarea serial, iar coninutul ultimei celule se pierde. RD se realizeaz cu orice tip de
CBB n configuraie de CBB tip D conectate n cascad. Schemele logice ale unui RD
sunt prezentate n figura nr. 2.

Figura nr. 2
La fiecare impuls de tact, RD i mut coninutul cu o celul la dreapta (de la
LSB spre MSB). Similar se poate realiza i RD pentru deplasare la stnga, legnd
intrarea celulei k la ieirea celulei k+1. Sensul de deplasare conteaz atunci cnd se
utilizeaz ambele sensuri, pentru c RD stnga dreapta se poate realiza cu RD
dreapta-stnga, inversnd notarea indicilor ieirilor Qk. n practic se realizeaz
registre integrate cu ambele sensuri de deplasare: RD bidirecional sau reversibil.
Sensul de deplasare se stabilete prin semnalul Sens.
33
n multe aplicaii este util existena unor registre care s aib i intrri i ieiri
paralele, pe lng cele seriale: conversie serie-paralel i paralel-serie. Figura
urmtoare prezint un astfel de registru cu intrri serial i paralele i ieiri serial i
paralele:

Figura nr. 3
Similar cu RC se poate obine i un registru universal, care nglobeaz toate
funciile prezentate mai sus: deplasare stnga-dreapta i dreapta stnga, memorare,
ieiri i intrri seriale i paralele. Pentru aceasta sunt necesare multiplexoare 4:1.

2.3 Deplasare stnga-dreapta ntr-un registru

Bistabilele de tip D sincrone i cascadate pot constitui un registru n care
informaia se introduce serial n primul bistabil D0. Succesiv n urma apariiei
34
Figura nr. 4
impulsurilor de tact V3, informaia se va deplasa spre dreapta putnd fi identificat
corelat cu impulsurile de tact la Q0, Q1, Q2, Q3. O astfel de configuraie de registru
este prezentat n figura nr. 4.
Exemplul prezentat este demonstrativ metodologic, dar nu restrictiv. Un
numr mai mare de bistabile pot alctui un registru. ntr-o manier similar exist
registre integrate monolitice pe 4 sau 8bii. Registrele de 16bii, 32bii sau 64bii
existente n structurile de procesare sunt relativ similare fiind doar extinse i mai
flexibile n operaiile cu logic programat. Exponentul aplicativ de registru, cu
flexibilitate maxim, este dat de Acumulator.

Figura nr. 5 - Formele de und aferente deplasrii
2.4 Deplasare dreapta-stnga ntr-un registru
Figura nr. 6 Registru de deplasare dreapta-stnga

35
ntr-un mod similar dar prin cablare de cascadare de la bistabilul D3 spre D0
sunt realizate premizele deplasrii informaiei prin Q3, Q2, Q1, Q0. Pstrnd aceeai
poziionare a ieirilor n analizorul de semnal se pot urmrii deplasrile informaiei (1
sau 0).

Figura nr. 7 - Formele de und aferente deplasrii

3. Mersul lucrrii

3.1 Se realizeaz schema electric a unui registru de deplasare stnga-
dreapta, din figura nr. 4, n programul de simulare n electronic Multisim (National
Instruments). Se observ modul de funcionare i formele de und rezultate n urma
simulrii.
3.2 Se realizeaz schema electric a unui registru de deplasare dreapta-
stnga, din figura nr. 6, n programul de simulare n electronic Multisim (National
Instruments). Se observ modul de funcionare i formele de und rezultate n urma
simulrii.

36
Memorii electronice

1. Scopul lucrrii
Scopul acestei lucrri este de a nelege funcionarea diferitelor tipuri de
memorii existente.
2. Consideraii teoretice
Circuitele integrate de memorare sunt realizate cu dispozitive electronice fiind
utilizate pentru memorare temporal, semi-permanent sau permanent a datelor.
2.1 Memoria RAM (Random Access Memory)
Circuitele integrate numerice specializate pentru memorare RAM au o
configurare matricial. Magistrala de adrese are liniile A0 An-1 existnd
flexibilitatea productorului n a definii numrul de linii i de coloane din matricea de
memorie. Rezult (m-1) linii i (n-m+1) coloane, aa cum se poate observa n figura
nr. 1.

Figura nr. 1- Structura matricial a memoriei
Se obin 2n posibilitati de identificare univoca a celulelor de memorie dintr-o
matrice. Pentru accesarea liniilor i coloanelor ntr-o identificare matriceal se
folosesc decodificatoare binar zecimale.
37
Un circuit electronic de control asigur scrierea sau citirea n locaia de
memorie selectat. Se realizeaz magistrala de control format din linia de
W R/

(Read/Write - un singur pin cu o singura linie poate definii 2 actiuni) i din linia CS
(Chip Select). La un moment dat nu poate fi dect o modalitate unidirecional n
stocarea datelor; citire sau scriere. Mai mult aceste operaii sunt viabile numai dup
validarea circuitului prin linia CS, urmate de alocarea corespunztoare a unei
configuraii binare pe magistrala de adrese.
Daca exist o singur matrice de memorare, atunci poate fi transferat spre
exterior un singur bit de informaie pe o singur linie de date; de la o adres fixat
anterior.
Memoria se poate construi prin k arii matriceale de memorie electronic.
Aceste arii de memorii se pot adresa toate n acelai timp. Liniile de adresare A0
An-1 sunt dispuse n paralel. Se pot vehicula k linii de date prin circuitele de
interfa. Magistrala de date va fi formata din k linii (k = 1; 2; 4; 8; 16; 32; 64; .)
i nu trebuie confundat cu magistrala de adrese format din alte n-1 linii.
Magistrala de adrse este format din linii unidirecionale de intrare, iar magistrala de
date este format din linii bidirecionale de intrare/ieire.
Geometria amplasarii memoriilor RAM poate fi modificat prin extinderea
magistralei de date sau prin extinderea memoriei adresate.
Sunt utilizate dou circuite integrate identice de memorie la care se conecteaz n
comun magistrala de adrese cu liniile A0 A13.
Printr-o adresare univoc vor fi disponibile datele pentru ambele circuite;
dintr-o magistral de date nsumat. Circuitele de memorie nu fac altceva decat s
foloseasc simultan datele n transfer cu exteriorul.
Selectarea circuitului, scrierea sau citirea, va fi facut n comun prin cablarea
identic a liniilor respective din magistrala de control.
n final capacitatea de memorare se dubleaz deoarece va exista un numar
dublu de celule de memorie disponibile pentru stocare.
38
39
Extinderea capacitii de memorare la o magistral de date comun se poate
realiza extensiv prin plasarea mai multor integrate de memorii identice.
Liniile (pinii) magistralei de adres proprii integratului de memorie sunt n
concordan direct cu dimensiunea proprie i capacitatea proprie de memorare. De
exemplu un integrat de memorie are 14 pini pentru magistrala de adrese (A0 ,.,
A13). Plasandu-se mai multe circuite integrate de memorie, aceast magistral de
adrese va fi comun pentru toate integratele. Dac magistrala de control nu ar
prevedea o alt logic la adresarea univoc spre magistrala de adrese, toate circuitele
vor memora date identice nu acesta este scopul. Extinderea memoriei trebuie s se
realizeze cu adresri succesive, evolutive pentru o capacitate de memorie ct mai
mare.
Un prim exemplu de astfel de succedare implic folosirea unei a 14-a linii
suplimentare n magistrala de adrese. Aceast linie A14 se va lega direct la primul
integrat de memorie pentru a se crea o numaratoare ce pleaca de la adresa 0.
Printr-un inversor plasat pe linia A14 se va selecta al doilea integrat. Linia A14 va fi
0 pentru adresarile inferioare de pan la 16 KB. Schimbnd starea liniei A14 n 1,
primul circuit de memorie devine inactiv n favoarea selectrii circuitului 2. Se pot
accesa urmatorii 16 KB de memorie.
Tipurile de integrate digitale ce conin memorii de diverse tehnologii sunt:
- ROM Read only Memory Memorie ce poate fi doar citit. Este
utilizat pentru pstrarea programelor BIOS;
- RAM - Random Acces Memory este memoria cu acces aleator fiind
utilizat n memoria principal a sistemului;
- Flash memory Memorie reinscriptibil electric. Permite renscrierea de
100000-1000000000 de ori, dar numai la nivelul blocurilor de 64 KB. Este utilizat la
programele BIOS, blocuri de memorie nevolatil sau n calculatoarele portabile;
- EEPROM Electronically Erasable Programable Read only Memory este
tot memorie reinscriptibil electric la nivel de octet. Adesea este numit i Flash
Memory;
40
- Memoria CMOS (Complementary Metal - Oxide Semiconductor) este
utilizat pentru nscrierea unor parametri de configurare a sistemului. Consumul
extrem de redus justific utilizarea unei baterii ce este suficient mai muli ani.
Parametrii cei mai uzuali reinui n memoria CMOS sunt cei responsabili de
reprezentarea exact a datei i a orei exacte. Depanarea cea mai simpl dar i foarte
important n cazul memoriei CMOS se reduce la schimbarea bateriei

Tipuri de memorii utilizate n modulele electronice:
- EDO RAM Extended Data Out RAM;
- SRAM Static RAM (memorie static cu acces aleator);
- EDO SRAM Extended Data Out SRAM;
- VRAM Video RAM (memorie cu acces aleator destinat sistemului
video);
- EDO VRAM - Extended Data Out VRAM
- FPM Fast Page Mode;
- DRAM Dynamic RAM (memorie dinamic cu acces aleator);
- RDRAM Ramburs DRAM;
- SDRAM Synchronous DRAM (memorie sincron dinamic cu acces
aleator);
- SVRAM Synchronous VRAM (memorie sincron dinamic cu acces
aleator destinat sistemului video);
- 3DRAM memorie video pentru procese tridimensionale 3D; produs de
Matsuhita.
- EDRAM Euhauced Dynamic Random acces Memory este un DRAM la
care s-au mbuntit performanele prin utilizarea unei mici memorii rapide imediate
SRAM n fiecare modul DRAM. Se mai utilizeaz i sub denumirea: cached DRAM
i DCRAM.
- Memoriile RDRAM (Ramburs Dynamic Random Acces Memory) sunt
conectate la magistrale standardizate de 16 bii, 32 bii sau 64 bii la care se pot
41
conecta i alte dispozitive electronice cum ar fi : microprocesoare, procesoare de
semnal DSP (Digital Signal Processor). Transferul date pe magistral se realizeaz cu
frecvena maxim situat ntre 800MHz i 1GHz.
- Memoria DDR-SDRAM (Double Data Rate) este o memorie rapid, folosit
n calculatoarele moderne, avnd o arhitectur full-duplex; transfer sincronizat att pe
frontul cresctor ct i pe frontul descresctor al semnalului de tact.
- DDR2 SDRAM (Double Date Rate Synchronous Dynamic Random Access
Memory). Transferul datelor se realizeaz sincron cu un semnal de tact. Viteza de
transfer este dubl fa de DDR SDRAM deoarece sincronizarea transferului se face
att pe frontul cresctor al semnalului de tact ct i fa de frontul descresctor al
acestui semnal.
- DDR3 SDRAM (Double Date Rate Synchronous Dynamic Random Access
Memory) are capabilitatea de a transfera 8 Byts ntr-un ciclu pe un singur front
(cresctor sau descresctor) al semnalului de tact. Capacitatea de stocare este mult mai
mare fa de DDR2. Sunt uzuale memorii DDR3 ntre 512MB i 8GB. Exist
posibilitatea de validare i adresare fizic a memoriei pn la capacitatea de 16GB.

2.2 Memorii de tip FIFO (First In First Out)

O astfel de memorie este caracterizat prin faptul c primul cuvnt nscris, va
fi primul cuvnt ce va aprea la ieire la o operaie de citire. Pentru a realiza o astfel
de memorie, sunt necesare RD. ntru-ct aplicaiile cele mai utilizate folosesc cuvinte
de 8 bii, vom prezenta o memorie de 8 bii. Capacitatea unei astfel de memorii este
dat de lungimea RD (de numrul celulelor RD). Se utilizeaz pentru memorarea
temporar a datelor ce intr ntr-un sistem (circuit tampon). Dup recepionarea unui
bloc de date (memoria este plin), se transfer coninutul n sistem. Astfel nu se
ntrerupe funcionarea (bucla principal de program) la recepionarea fiecrui cuvnt,
nlturndu-se timpii pierdui pentru tratarea operaiilor de ntrerupere. De exemplu
conectarea unui convertor A/D la un sistem cu microprocesor se face prin intermediul
unei astfel de memorii.
Structura unei astfel de memorii este prezentat n figura nr. 2.

Figura nr. 2
2.3 Memorii de tip LIFO (Last In First Out)

Aceasta este o memorie de tip stiv: ultimul cuvnt nscris va fi primul
cuvnt citit. Realizarea unei memorii LIFO se face cu registre universale, ca n figura
urmtoare. Lungimea cuvntului ce poate fi memorat fixeaz numrul de RU necesare,
iar capacitatea maxim a memoriei stabilete lungimea fiecrui RU. Tabelele
urmtoare ilustreaz funcionarea memoriei LIFO de 4 cuvinte. Pe intrrile SIS-D se
aplic cuvntul de memorat. Modul de funcionare al RU este selectat de deplasare
stnga-dreapta prin A0=A1=0. Fiecare impuls de tact va nscrie cuvntul aflat la D0-7
n registre. La tactul urmtor, primul cuvnt se deplaseaz n celulele urmtoare, iar
noul cuvnt aflat pe intrri se memoreaz n primele celule din fiecare RU, .a.m.d.
Cnd se dorete citirea din memorie, se stabilete A0=1 i A1=0, fiecare tact realiznd
citirea informaiei existente n primele celule, i deplasarea coninutului din registre
spre stnga.
Acest tip de memorie se utilizeaz la memorarea adreselor, de la care se
abandoneaz programul, pentru executarea unor subrutine de tratare a cererilor de
ntrerupere, pentru ca programul s tie unde s revin. In cazul n care a aprut o
cerere de ntrerupere, sistemul a salvat adresa instruciunii la care ajunsese programul
42
x7x6...x1x0, dup care ncepe execuia subprogramului de tratare a ntreruperii. n
acest timp survine o alt ntrerupere, care determin suspendarea activitii i saltul la
alt adres. Se salveaz n memorie adresa curent y7y6...y1y0 i se execut o alt
subrutin. i aceasta este ntrerupt la rndul ei. Se salveaz n memoria LIFO noua
adres curent z7z6...z1z0 i se sare la adresa subrutinei de ntrerupere asociate noii
ntreruperi. Terminare tratrii acestei ntreruperi, duce la revenirea n program, la
adresa z7z6...z1z0 i execuia pn la capt a subrutinei abandonate. La terminarea ei
se va relua subrutina anterioar de la adresa y7y6...y1y0, i n final se va reveni n
bucla principal de program, la adresa x7x6...x1x0.

Figura nr. 3

3. Mersul lucrrii
3.1 Se realizeaz un registru de deplasare cu CBB de tip D cu 8 celule. Se
utilizeaz acesta pentru a realiza o memorie FIFO de 8 locaii de 8 bii. Se aplic la
intrare cuvinte de 8 bii i se urmrete deplasarea acestora prin memorie de la un
capt la altul.
3.2 Similar se realizeaz o memorie de tipul LIFO de 8 bii. Se urmrete
deplasarea informaiei prin memorie.

43
Circuite numerice specializate ceas electronic

1. Scopul lucrrii
Scopul acestei lucrri este de a testa o aplicaie practic ce cuprinde informaii
din mai multe lucrri de laborator: numrare, decodificare 7 segmente, afiare
multiplexat, etc.
2. Consideraii teoretice
Circuitul integrat in tehnologie CMOS, MMC351 a fost folosit pentru
realizarea unor ceasuri pentru autoturisme romaneti (Oltcit, Dacia).
Pana in anii '90, in revista Tehnium, si apoi in RET, s-au prezentat multe
scheme de ceasuri care foloseau acest integrat, diferind parte de decodificare pentru
afiaje (CDB447/SN7447, MMC4511/CD4511 sau MMC4543/CD4543), apoi au fost
adaptate si montaje care sa permit alarmarea/avertizarea la o anumita or.
Din datele de catalog ale productorului Microelectronica Bucureti aflm c
semnificaia pinilor i schema bloc este cea din figura nr. 1.




Figura nr. 1- Schema bloc a circuitului integrat MMC351
Oscilatorul folosete un cristal de cuar de 32768 Hz pentru a exista precizie n
funcionare. Aceast frecven este divizat, astfel nct se folosete 1Khz la afiarea
multiplexat a celor patru cifre, i 1 Hz pentru a numra secundele.
Schema minim de funcionare a lui MMC351, conform datelor de catalog
este cea din figura nr. 2.
44

Figura nr. 2 - Schema minim de funcionare a C.I. MMC351

Se pot folosi pentru afiare module cu catod comun sau cu anod comun, iar n
funcie de acestea se folosesc diverse circuite integrate de decodificare BCD 7
segmente, cum este MMC4511 sau CD4543 i drivere realizate cu tranzistoare pentru
demultiplexare.
45
Figura nr. 3 Afiarea cu catod comun stnga i anod comun - dreapta
Alimentarea circuitului integrat de ceas se poate face n plaja 3-18V.
Consumul este redus, de numai 3mA, ns afiajul cu leduri consum mult mai mult
(de ordinul zecilor de mA).
Schema tipic de utilizare a circuitului integrat de ceas MMC351 este
prezentat n figura nr. 4.

Figura nr. 4 Schema tipic de utilizare a circuitului MMC351

3. Mersul lucrrii
Se testeaz funcionarea schemei electronice realizate pe baza circuitului
integrat de ceas MMC351. Se studiaz modul de interconectare a componentelor.
46

- 47 -




Bibliografie

1. Ovidiu Neamu, Laviniu epelea, Circuite Integrate Numerice, Editura
Universitii din Oradea, 2008, ISBN 978-973-759-655-0
2. Tony R. Kuphaldt, Lessons In Electric Circuits, Volume IV . Digital,
Fourth Edition, 2007.
3. T. Muresan, Circuite integrate numerice aplicatii, Editura de Vest,
Timisoara, 1996
4. I.Sztojanov, De la poarta TTL la Microprocesor, Ed. Tehnic, Bucureti,
1987
5. Low-voltage logic, Data book, Texas Instruments, 2008.