Verilog

Verilog, Verilog HDL (англ. Verilog Hardware Description Language) - це мова опису апаратури, використовуваний для опису та моделювання електронних систем. Verilog HDL, не слід плутати з VHDL (конкуруюча мова), найбільш часто використовується в проектуванні, верифікації і реалізації (наприклад, у вигляді НВІС) аналогових, цифрових та змішаних електронних систем на різних рівнях абстракції.

Розробники Verilog зробили його синтаксис дуже схожим на синтаксис мови C, що спрощує його освоєння. Verilog має препроцесор, дуже схожий на препроцесор мови C, і основні керуючі конструкції «if», «while» також подібні однойменним конструкціям мови C. Угоди по форматуванню виведення також дуже схожі (див. printf).

Слід зазначити, що опис апаратури, написаний на мові Verilog (як і на інших HDL-мовах) прийнято називати програмами, але на відміну від загальноприйнятого поняття програми як послідовності інструкцій, тут програма задає структуру системи. Так само для мови Verilog не застосуємо термін "виконання програми".