Module Multi4
Module Multi4
Module Multi4
input [1:0]A,
input a,
input b,
input c,
input d,
output reg O
);
always@(a or b or c or d or A)
begin
case(A)
2'b00 : O<=a;
2'b01 : O<=b;
2'b10 : O<=c;
2'b11 : O<=d;
endcase
end
endmodule
Test Bench
module multi44;
// Inputs
reg [1:0] A;
reg a;
reg b;
reg c;
reg d;
// Outputs
wire O;