In recent years, Formal Verification has become an increasingly popular method to verify the functional equivalence of different design views. Just recently, designers also start to speak about Model Checking, a methodology that allows to analyze functional properties of a design. In the past both, equivalence checking and property checking, have been carried out with functional simulation; with today′s designs of several 100K or even Mio. gates this is not feasible anymore. The main reasons are the unsatisfactory runtime and the low coverage of this approach. In this paper, I will report experiences with Formal Equivalence Verification in an industrial design environment.
In den letzten Jahren hat sich die Formale Verifikation zu einem populären Verfahren für den Nachweis der funktionalen Äquivalenz zweier Schaltungsbeschreibungen entwickelt. In jüngster Zeit wird zunehmend auch das Model Checking erwähnt, ein Verfahren, das es erlaubt, funktionale Eigenschaften einer Schaltung zu analysieren. In der Vergangenheit sind derartige Analysen mit Hilfe funktionaler Simulation durchgeführt worden. Bei heutigen Schaltungsgrößen von mehreren 100 K oder sogar Mio. Gattern ist dieser Ansatz nicht mehr durchführbar. Die wesentlichen Gründe sind die unbefriedigenden Laufzeiten und die geringe zu erreichende Abdeckung. In diesem Beitrag werde ich über Erfahrungen mit Formaler Verifikation in einer industriellen Umgebung berichten.
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