Tendencias en diseo digital

CMOS - VLSI

Tendencias en diseo digital

CMOS - VLSI
Ivan Jaramillo Jaramillo

Tendencias en diseo digital CMOS - VLSI

Todos los derechos reservados
Ivan Jaramillo Jaramillo
Universidad Nacional de Colombia
Diseo, diagramacin y edicin: Carolina Jaramillo
www.littha.com
Ilustracines y grficas: Edna Lizarazo
www.pleasure.com.co
Primera edicin: Agosto de 2012
Impreso en Bogot, Colombia

Indice
Prlogo
Cpitulo 1
La era del estado slido Resea Historica


Cpitulo 2
El Chip VLSI
Cpitulo 3
Juntura PN
Cpitulo 4
El MOSFET
Cpitulo 5
Reglas de diseo para transistores
Cpitulo 6
El inversor CMOS

Cpitulo 7
Lgica Combinatoria en CMOS

Cpitulo 8
Lgica Secuencial en CMOS

Cpitulo 9
Lgica Dinmica en CMOS

Cpitulo 10
Celdas Estndar
Cpitulo 11
Diseo de Alto Nivel
Cpitulo 12
Test de circuitos integrados
Apendice
L-edit
Referencias y bibliografa

11
15
25
41
85
137
167
221
277
323
373
413
443
469
549

A Ana Mara, Carolina y Juan Camilo

por todo su amor.

Prlogo

urante mas de una dcada se ha venido trabajando en los procesos de diseo

digital de alto nivel en los cursos del rea de sistema digitales en el programa de
pregrado de Ingeniera Electrnica de la Universidad Nacional. Especficamente
el curso de Tcnicas de Integracin se ha centrado en el estudio del diseo digital con tecnologas CMOS. Dado el desarrollo que la tecnologa CMOS ha tenido en los
ltimos 15 aos, hemos centrado nuestro estudio en profundizar sobre su alcance, funcionalidad, ventajas y tcnicas de diseo. No obstante nos encontrabamos con la ausencia
de textos gua que permitieran cubrir toda la temtica de nuestros cursos y en especial del
curso de Tcnicas de Integracin.
Durante los ltimos cinco aos como profesor de esta asignatura, me dediqu a
realizar una recopilacin de los temas e incluir algunas ayudas para el estudiante con
el nimo de conseguir una comprensin de los procesos tecnolgicos del CMOS en el
ambiente industrial de nuestro pas. Esta es la razn por la que hacemos nfasis en
este texto en diseo digital de alto nivel con implementacin de Celdas Estndar, ya
que esta es la tecnologa que las grandes compaas del mundo de la electrnica de
consumo estn empleando en sus diseos e implementaciones.
La organizacin del libro inicia con dos captulos en donde se realiza una breve
resea sobre el desarrollo de transistor y a continuacin se muestra la importancia y el
impacto de la tecnologa CMOS, como eje central de los desarrollo de aplicaciones del
mundo de la electrnica comercial.
El captulo 3 muestra una breve referencia sobre el comportamiento de la juntura
pn y su forma de caracterizar el comportamiento esttico y dinmico de los dispositivos semiconductores.
El captulo 4 presenta la estructura y comportamiento del transistor Mosfet en donde se incluyen los modelos bsicos y sus circuitos equivalentes.
El captulo 5 explica la importancia del conocimiento y manejo de las reglas de
diseo, las cuales constituyen la interfaz entre el diseador y el responsable del proceso de fabricacin.
El captulo 6 presenta la arquitectura bsica de la estructura CMOS, la cual corresponde al inversor. Se presenta su arquitectura, operacin, modelamiento y se establecen las bases para el diseo de cualquier compuerta lgica

11

El captulo 7 corresponde al diseo de lgica combinatoria y las posibles variantes que se

pueden obtener con transistores Mosfet para la implementacin de funciones lgicas.
El captulo 8 presenta las diferentes configuraciones para conseguir sistemas digitales con realimentacin positiva y as lograr circuitos bsicos de lgica secuencial.
El captulo 9 corresponde a las configuraciones de lgica dinmica y su importancia
en los procesos de diseo en donde prevalece la reduccin del numero de transistores.
El captulo 10 presenta el proceso tecnolgico de diseo con celdas estndar.
El captulo 11 muestra las consideraciones bsicas del diseo digital de alto nivel y finalmente el captulo 12 incluye algunas recomendaciones para la realizacin del test en Asics.
Por ultimo, se incluyo un anexo sobre el manejo de la herramienta L-edit, la cual espero
sea de mucha ayuda para los estudiantes que desarrollan circuitos integrados con la tecnologa de celdas estndar.
Quiero expresar mi profundo agradecimiento a mi hija Carolina, quien con mucha
dedicacin realiz la diagramacin de este texto.

IVAN JARAMILLO JARAMILLO

Chia . Junio de 2012

12

CAPTULO

La era del estado slido

Resea Historica

as observaciones de Faraday en 1833, sobre la peculiaridad del sulfuro de plata,

dieron partida a la electrnica del estado slido en 1947 y al circuito integrado, a
finales de los 50. La teora de la mecnica cuntica de Schrdinger fue necesaria
para explicar la conducta de los semiconductores; la alquimia fue necesaria para
hacerlos, aparentemente. No obstante, la tecnologa del semiconductor dio comienzo a
una nueva industria aventurera que transform la segunda mitad del siglo XX y penetr
como elemento fundamental en todos los campos de la tecnologa1
Cuando los laboratorios Bell, anunciaron la invencin del transistor, la prensa general trat el desarrollo casi indiferentemente. El New-York-Times public la noticia al
siguiente da, julio 1 de 1948, en la ultima pgina del peridico, como el ltimo artculo
en la columna de noticias de la Radio: Un dispositivo llamado transistor que tiene varias aplicaciones en la radio, donde es empleado ordinariamente el tubo de vaco, se
desarroll por primera vez ayer en los laboratorios telefnicos Bell, 463 calle Oriental,
donde fue inventado. El dispositivo s demostr en un receptor de radio que no contena ninguno de los tubos convencionales.
El dispositivo desarrollado funcionaba como un amplificador, aunque tambin se
poda usar como un oscilador que emita ondas de radio. Tena la forma de un cilindro
de metal pequeo de una y media pulgada de largo, el transistor no contiene ni vaco, ni
rejilla, ni placa, ni funda de vidrio para mantener fuera el aire. Su accin es instantnea
y no se disipa calor como en un tubo de vaco.
La idea de usar algn tipo de interruptor electrnico, en vez del tubo de vaco, para
reemplazar el sistema de interruptores mecnicos del sistema de comunicacin telefnica cobra inters en 1936.
Durante 1945, los laboratorios Bell realizan un amplio curso de investigacin en la
fsica de los semiconductores apuntando al desarrollo del transistor. En 1948 el tubo
de vaco estaba en una alta sofisticacin como producto comercial. Era frgil es cierto;
pero aun as, fue el primer amplificador. El transistor requiri totalmente, nuevos mtodos de produccin para el sistema diseado; y al principio era muy costoso. A causa
del reducido tamao, al poco peso del transistor y al bajo consumo de potencia, hace
que el ejrcito lo adquiera inmediatamente; tambin trabajan con el los fabricantes
de artculos para el cuidado del odo. Lo que inclino las balanzas totalmente hacia el
transistor, era la influencia de las computadoras y su necesidad de enormes cantidades
de pequeos interruptores de bajo poder, as como la digitalizacin de muchos de sus
sistemas. Pero si algn factor puede darse crdito por el nacimiento del transistor, es la
curiosidad intelectual, el transistor tena sus orgenes en una teora cientfica en lugar
de tenerlo en desarrollos tecnolgicos.2
Es irnico que aunque el concepto de un transistor de efecto de campo, sea muy
simple, su desarrollo estaba destinado a llegar, despus de un amplificador ms complicado: el transistor bipolar. El principio de operacin del transistor de efecto de campo
se basaba en una modulacin de la corriente que flua a travs de un pedazo corto y
grueso de material semiconductor por inyeccin de portadores de carga a travs de
1
2

The Foundation of Silicon Age Ian M.Ross Bell Labs Technical Journal Autumn 1.997
A history of the invention of the transistor and where it will lead us William F. Brinkman, Douglas E. Haggan, William W.
Trotman IEEE Journal of solid state circuits. Vol 32, No- 12, December 1.997.

17

una compuerta totalmente aislada del material. Pero la clave para su desarrollo estaba en
la formacin de estados en la superficie: Los portadores de carga inyectados no podan
afectar el flujo de la corriente a travs del material semiconductor por que ellos quedaban
atrapados en la superficie del material. La ignorancia sobre esta superficie retarda la aparicin del transistor de efecto de campo y tambin la del bipolar.

Los Precursores

aboratorios Bell ya era en 1948, y aun lo es, una de las ms grandes industrias
de investigacin y desarrollo en el mundo. Es quien explora todos los aspectos
en sus negocios de telecomunicaciones, la disciplina de la metalurgia, la qumica, la ciencia de materiales, la fsica del estado slido y la ingeniera, utilizo
organizadamente estas disciplinas para conseguir el logro del primer amplificador de
estado slido. Las investigaciones de Bell en la fsica de los transistores fueron un
producto de las investigaciones en el tubo de vaco, el cual estaba a la par con las
emisiones termoinicas y otras propiedades de las superficies de los materiales. Walter
H. Brattain, uno de los tres hombres que jugo un papel principal en la invencin del
transistor fue asignado a la investigacin del tubo de vaco cuando se uni a los laboratorios Bell en 1929. Los conocimientos de Brattain en fsica del estado slido le dieron
una inclinacin hacia los semiconductores y en 1931, el fue reasignado al centro Bell
para estudiar el rectificador de xido de cobre junto con J.A. Becker.
Brattain y Becker estaban convencidos de que la accin rectificadora tomaba lugar
en la unin del metal y del oxido de cobre, y que el flujo de corriente a travs de los materiales era hmico (Ohm). Estos descubrimientos fueron confirmados por experimentos
en fotoelectricidad, en los cuales un flujo de corriente era producido solamente por la
iluminacin de la unin y por el volumen de los materiales. Como pas con muchos otros
cientficos de su tiempo, las investigaciones de Laboratorios Bell tambin se concentraron con la nocin de cmo aadir un tercer electrodo (una malla de control) al rectificador
para hacer un amplificador. En 1931, el Fsico ingles Alan H, Wilson, public el modelo
terico de un semiconductor slido, el cual se relacionaba con el trabajo inicial sobre el
movimiento de los electrones de los metales a los aislantes y semiconductores. Dentro
de los pocos aos siguientes, se generaron contribuciones a la teora de los semiconductores por parte de Mott en Inglaterra, Yakob Ilich Frenkel y Davydov en la Repblica
Sovitica y Schottky en Alemania.
Un estudiante William Shockey, el ms joven de tres diseadores claves en el desarrollo del transistor, se uni a los laboratorios Bell inmediatamente despus de recibir su
doctorado en fsica del Instituto Tecnolgico de Massachusetts en 1936.

18

El Invento

robablemente el hombre responsable de plantar la idea del transistor de Shockley fue Mervin Kelly, director de las investigaciones y ms tarde, presidente
de los laboratorios Bell. Inevitablemente Brattain y Shockley cruzaron sus caminos a finales de los 30. Shockley se haba envuelto en las investigaciones
de Brattain y Becker sobre los rectificadores de xido de cobre y en diciembre 29 de
1939, hizo su primer cuaderno de entrada con una propuesta de un semiconductor amplificador construido de xido de cobre. l haba estudiado la teora de Shockley sobre
la regin espacial de carga, la capa superficial del semiconductor cerca de su unin
con el metal, y not que esa capa se vaciaba de cargas en presencia de un campo de
potencial inverso. Esto llev a Shockley a pensar por qu no podra l extendiendo, de
algn modo, la capa de vaciamiento bajo un campo elctrico aumentado, usarlo como
una vlvula para regular el flujo de corriente? l escribi en su cuaderno: Se me ha
ocurrido que un amplificador usando semiconductores en vez de vaco, es en principio
posible, suponiendo que una fina malla con una capa de cobre sea oxidada, permitiendo que los contactos hmicos sean hechos hacia las superficies externas.
Brattain y Shockley continuaron experimentado con el xido. Russel S. Ohl, un qumico de las directivas investigativas de los laboratorios Bell, trabajaba mientras tanto con
silicio, un material muy poco conocido en ese tiempo. Ohl observ el comportamiento de
unos detectores de silicio tipo Bigote de Gato, en los cuales Bell haba buscado mejorar
los detectores de microondas, as que comenz a trabajar con los metalrgicos, J.H.
Scaff y H.C. Theurer, quienes haban descubierto que derritiendo silicio al vaco se podan obtener lingotes relativamente puros; aunque algunos podran rectificar en alguna
forma, algunos de otra, y algunos no. Al material que conduca mejor cuando se inclinaba
negativamente, lo llamaron tipo n; al que conduca mejor de la otra forma lo llamaron tipo
p. Scanff y Theurer eventualmente descubrieron que lo que distingua el silicio tipo p era
la cantidad de impureza que contena. Adems los dos metalrgicos encontraron que los
elementos en ambos lados de la cuarta columna de la tabla peridica, eran el silicio y el
germanio, y stos podan ms fcilmente producir el efecto deseado. Los elementos de la
quinta columna como el fsforo y el arsnico, provean de un exceso de electrones y as,
hacan un material de tipo n. Los elementos de la tercera columna incluyendo el boro y el
indio creaban un exceso de hoyos haciendo un material de tipo p. Brattain se maravill
de la elegante simplicidad de este descubrimiento.
Las investigaciones de los laboratorios Bell se concentraron exclusivamente en el
germanio, ya que sus propiedades eran mas claramente entendidas que las del silicio.
A mediados de diciembre de 1947, Pearson y Bardeen, probaron que bajando la temperatura del semiconductor los electrones atrapados en la superficie podan ser congelados y su efecto de campo, detectado. Un intento consecuente para medir ese cambio de
potencial en la superficie del germanio, con esa temperatura, result ser una prueba inconclusa: la condensacin interfera. Una posible solucin fue sugerir que todo el aparato,
un pedazo de semiconductor, con los electrodos de contacto respectivos, y cables para

19

medir los potenciales de contacto y voltajes fotoelctricos, fuera sumergido en un lquido

aislante o en un electrolito. Variando entre la superficie del semiconductor y el respectivo
electrodo, intentaron cambiar significativamente el voltaje generado fotoelctricamente.
El grupo que haba hecho esto, haba descubierto el efecto de campo de Shockley.
La semana antes de navidad una adaptacin del experimento anterior produjo un trodo amplificador: un potencial aplicado, entre una gota de agua, alrededor de un contacto
de metal con silicio y la placa de silicio, que poda regular por su cuenta un flujo de corriente al contacto con el semiconductor. Otros lquidos, electrolticos, dieron an mejores
resultados. Sin embargo, el grupo saba que el amplificador que ellos estaban buscando
no poda utilizar lquidos; se hicieron intentos de usar un filme evaporado de oro alrededor
del punto pero debido a sus pequeas dimensiones, un bajo voltaje destruira aun el punto de contacto. Cuatro das despus en diciembre 23 de 1947, el grupo obtuvo su mayor
triunfo. Bardeen y Brattain haban decidido que lo que haba que hacer era conseguir dos
contactos extremadamente cercanos entre s en la superficie del semiconductor. Por sus
clculos la distancia no deba ser mayor de o milsimas. Esto los puso en problemas ya
que el alambre ms fino que tenan para trabajar tena 5 milsimas de dimetro. Bardeen
y Brattain descubrieron pronto que un pequeo potencial en el emisor, positivo con respecto a la base, podra inyectar hoyos en la superficie del semiconductor y prontamente
incrementar su capacidad de carga de corriente. Usando la accin de vlvula, su amplificador logr una ganancia de voltaje de aproximadamente 100 eso operando en el rango
del audio.
El circuito original fue dado a conocer aun en ese da, y usando inmediatamente siguiente en la construccin de un oscilador, despejando cualquier duda de que era verdaderamente un amplificador. El nico problema urgente era como llamar al invento.

Figura 1.1 El primer Transistor1

1 http://francisthemulenews.wordpress.com/2008/08/16/como-se-hace-un-genio-o-la-historia-debardeen-y-el-primer-transistor/

20

El Transistor

l nombre lleg un da cuanto John R.Pierce estaba en la oficina de Brattain.

Pierce, que era mejor conocido por su trabajo en comunicaciones satelitales,
propuso un nombre que encaj en la dualidad del invento y los tubos de vaco:
el parmetro importante en un tubo. El razon: esto es transconduccin de
radio de corriente externa a voltaje interno; el amplificador de estado slido brind gran
resistencia. Pierce sugiri la palabra transistor. Fue slo despus de siete meses que
los laboratorios Bell anunciaron pblicamente su transistor. El grupo de trabajo en el
semiconductor, necesit todo ese tiempo para entender completamente el efecto que
envolva el funcionamiento del transistor, de manera que pudieran escribir un documento sobre esto y as poder patentarlo. Tambin los militares, tuvieron que ser invitados
a mirar si, a su parecer, este invento tena que ser guardado como clasificado. Pero
un informe convenci a los militares de que no era necesario hacerlo y una semana
despus fue llevado a cabo su primera demostracin pblica en Nueva York en junio
30 de 1948. La clida acogida del pblico, sin embargo, dej entre ver que el invento
iba a quedar como una rareza de laboratorio hasta que ms versiones prcticas fueran
hechas y diseadas a los equipos. Ya que Shockley no haba participado en el descubrimiento del punto de contacto del transistor, la patente fue adjudicada a Bardeen y
a Brattain, aunque l fuera el lder del grupo del semiconductor, y fue ciertamente un
contribuyente clave en el conocimiento que permiti este descubrimiento. Shockley
decidi abandonar su idea de un transistor de campo-efecto, temporalmente, y se concentr en otra idea que tena, para un mejor dispositivo bipolar y sugiri que el efecto
del transistor poda tomar lugar en una estructura que empaquetara una regin de semiconductor n entre dos regiones de semiconductor p. Shockley llam a la estructura
un transistor de unin, pero no pudo verificar la teora de su operacin simplemente
porque no haba manera de construirlo en ese tiempo.
Los laboratorios de TI producan transistores de punta de contacto, como tambin
su respectiva ensambladura en ese mismo ao, pero su mayor contribucin fue en 1954
cuando anunciaron el primer transistor hecho con silicio.
El primer dispositivo construido por difusin fue el transistor mesa. Este poda operar
con frecuencias ms altas que dispositivos anteriores (algunos de estros primero transistores mesa llegaron al nivel del gigahertz) y era mejor para disipar el calor por su estructura rugosa.
El aparato hizo su primera aparicin en 1958, y en 1959 era lo ultimo en el campo de
transistores. Fue entonces cuando Fairchild Semiconductor marco huella en la industria
del transistor con el proceso planar.
A fines de los aos 50s, ingenieros en Fairchild Semiconductor Co. Y en Texas Instrument desarrollaron el primer transistor plano, y ms adelante el primer circuito integrado
plano. La invencin del circuito integrado revel el potencial para extender el costo y los
beneficios de operacin de los transistores a todos los circuitos producidos en masa.

21

La invencin del circuito integrado permiti que docenas de transistores se pusieran

en el mismo chip. Este empaquetamiento permiti construir computadoras ms pequeas, rpidas y baratas que sus predecesores con transistores. Las primeras versiones de
la IBM 360 eran transistorizadas, pero las versiones posteriores no solo eran ms rpidas
y poderosas, sino que fueron construidas en base a circuitos integrados. En 1965, Gordon E. Moore (fundador de Fairchild, y patentador del primer circuito integrado) cuantific
el crecimiento sorprendente de las nuevas tecnologas de semiconductores. Dijo que los
fabricantes haban duplicado la densidad de los componentes por circuito integrado a
intervalos regulares (un ao), y que seguiran hacindolo mientras el ojo pudiera ver. En
1967, Fairchild introduce un chip que contena una ALU de 8 bits: el 3800. En 1968, Gordon Moore, Robert Noyce y Andy Grove establecen la compaa Intel, que en un principio
se dedica a fabricar chips de memoria. En este mismo ao, la computadora CDC 7600
logra la velocidad de 40 Mflops.
En el ao 1969, el departamento de defensa de los EE.UU. encarga la red Arpanet
con el fin de hacer investigacin en redes amplias, y se instalan los primeros cuatro nodos
(en la UCLA, UCSB, SRI y Universidad de Utah). Tambin se introduce el estndar RS232C para facilitar el intercambio entre computadoras y perifricos. En 1970 aparecen
los discos flexibles y las impresoras margarita. Tambin comienza a usarse la tecnologa
MOS (Metal Oxide Semiconductor) para circuitos integrados ms pequeos baratos. En
1971, Intel fabrica el microprocesador de 4 bits 4004, la primera computadora en un solo
chip. Su objetivo era ser usado para una calculadora. Ya en 1972, Intel fabrica el 8008,
primer microprocesador de 8 bits(que es reemplazado por el 8080, debido al lmite de
memoria de 16K impuesto por los pins en el chip).
En 1973, las tcnicas de integracin a gran escala (LSI Large Scale Integration) permiten poner 10.000 componentes en un chip de 1 cm2. En el mismo ao, John Metcalfe
propone el protocolo Ethernet para comunicacin en redes locales. En 1975, la primera
computadora personal, la Altair 8800, aparece en la revista Popular Electronics, explicando como construirla. Tambin en ese ao, IBM introduce la primera impresora lser.
En el ao 1976, Steve Jobs y Steve Wosniak disean y construyen la Apple I, que
consiste principalmente de un tablero de circuitos. IBM introduce las impresoras a chorro
de tinta en ese mismo ao, y Cray Research introduce la Cray I, una supercomputadora
con una arquitectura vectorial. Tambin Intel produce el 8085, un 8080 modificado con
algunas caractersticas extra de entradas/salida. Poco ms tarde, Motorola introduce el
procesador 6800, que era una computadora de 8 bits comparable al 8080. Fue utilizada
como controlador en equipos industriales. Fue seguido por el 6809 que tena algunas
facilidades extra, por ejemplo, aritmtica de 16 bits.
En 1977, Steve Jobs y Steve Wosniak fundan Apple Computer, y la Apple II es
anunciada pblicamente. En 1978, Intel produce el 8086, una CPU de 16 bits en un
chip. Este procesador es completamente compatible con el 8080, y tambin lo fue el
8088, que tena la misma arquitectura y corra los mismos programas, pero con un bus
de 8 bits en lugar de uno de 16, hacindolo ms lento y barato. En ese ao DEC introduce la VAX 11/780, una computadora de 32 bits que se hizo popular para aplicaciones
tcnicas y cientficas. En 1979, Motorola introduce el procesador 68000 que seria ms
adelante el soporte para las computadoras Macintosh, Atari, Amiga y otras computadoras populares. Este procesador no era compatible con el 6800 o el 6809. Es un hbrido

22

entre arquitecturas de 16 y 32 bits, y puede direccionar 16 Mb de memoria. De aqu en

ms los procesadores 680 x 0 siguen siendo muy similares desde el punto de vista del
programador, con pocas instrucciones agregadas en cada versin nueva. Tambin en
este ao aparecen los videodiscos digitales.
En 1980 se produce la primer computadora portable: la Osborne 1. David Patterson, en
la UC: Berkeley, introduce el concepto de RISC, y junto con Jhon Hennessy, de Stanford,
desarrollan el concepto.
En 1981 se lanza la computadora de arquitectura abierta IBM-PC, y un ao mas
tarde se produce el primer clon de esta computadora. En la dcada del 80, fue posible
la Integracin a muy alta escala (VLSI Very Large Sacel Integration) poniendo cientos
de miles (y posteriormente millones) de transistores en un chip.
En 1982, el gobierno de Japn inicia el proyecto de 5 generacin de computadoras,
enfocado en desarrollo de hardware para soporte de inteligencia artificial. La computadora Cray X-MP (dos Cray-1 conectadas en paralelo) muestra ser tres veces ms veloz
que una Cray 1. En este ao Intel pone a la venta los procesadores 80186 y 80188 que
tenan funcionalidad similar al 8086/88, pero mayores facilidades de entrada y salida.
Tambin sale el procesador 68008 de Motorola idntico al 68000, pero que usaba un bus
de 8 bits a menor costo. En 1983, el procesador 68010 soluciona algunos problemas del
procesador anterior, introduciendo facilidades para memoria virtual, y poda direccionar 2
Gb de memoria. En 1984, Phillips y Sony introducen el CD-ROM, que provee gran capacidad de almacenamiento para datos digitales. En el mismo ao, Motorola introduce el
procesador 68020, que tena 250.000 transistores. Este era un procesador de 32 bits, con
un bus de 32 bits e instrucciones de multiplicacin y divisin de 32 bits. Este procesador
fue el corazn de las principales estaciones de trabajo cientficas y de ingeniera (tales
como las de Sun Microsystems, Apollo y Hewlett-Packard) . La NEC fabrica un chip de
256 Kbits, e IBM un chip de RAM de 1 Mbit. Intel introduce su procesador 80286, que fue
usado principalmente en la IBM PC/AT y en los modelos PS/2, que permita direccionar
ms de 1 Mb de memoria.
En 1985, la computadora Cray alcanza una velocidad de 713 Mflops. Intel introduce
el procesador 80386, con procesamiento de 32 bits y administracin de memoria en el
chip. La versin SX era una versin especial del 80286, que fue usado priciplamente en
la IBM PC/AT y en los modelos PS/2, que permita direccionar ms de 1 Mb de memoria.
En 1985, la computadora Cray alcanza una velocidad de 713 Mflops. Intel introduce
el procesador 80386, con procesamiento de 32 bits y administracin de memoria en el
chip. La versin SX era una versin especial del 80386 que se poda insertar en un slot
de un 80286 para proveer una mejora parcial de las 80286 existentes. En 1988, Motorola
presenta una serie de microprocesadores RICS de 32 bits 88000. Estos pueden llegar a
velocidades de hasta 17 millones de instrucciones por segundo. En 1989, se introduce el
chip Intel 80486 que tena 1200.000 transistores. El procesador incluye el coprocesador
de punto flotante, un controlador de memoria y una cach de 8 Kb en el chip. El procesador es de 2 a 4 veces ms rpido que el 386, y esta mejor preparado para construir
multiprocesadores. Tambin Cray funda Cray Computer Corporation, y construye la Cray
3 usando chips de Arseniuro de Galio. En 1991, la velocidad de 16 Gigaflops. IBM, Motorola y Apple se unen para construir el procesador Power PC.

23

En 1992,DEC introduce el primer chip que implementa su arquitectura de 64 bits

Alpha. En 1993, Intel introduce el Pentium. El procesador Power PC de Motorola contiene
7 millones de transistores, el Pentium II de Intel contiene aproximadamente 7.5 millones,
y el microprocesador Alpha de Digital contiene casi 10 millones. NEC anunci en 1997
que haba desarrollado un chip DRAM de 4 Gigabits. En el 2010 habr disponibles Terachips (capaces de manejar un trilln de bits o instrucciones). Para lograr tales densidades
har falta desarrollar elementos que son de 1/10000 de milmetro (aproximadamente el
ancho de una cadena de ADN).

24

CAPULO

El Chip VLSI

Resumen

as aplicaciones de la electrnica hoy en da se caracterizan bsicamente por

contar con alto nivel de procesamiento de informacin y un muy reducido tamao. Estas dos caractersticas han potenciado el desarrollo de nuevas metodologas de diseo y nuevos procesos de fabricacin, que han ido de la mano con
polticas de mercadeo y consumo masivo. Este artculo mostrar las tendencias que
se estn generando en el campo de la Microelectrnica y su importancia como sector
productivo que deber ser en pases del Tercer Mundo.

CAMPOS DE ACCIN DE LA MIRCROELECTRNICA

INDUSTRIA MILITAR
APLICACIONES
AUTOMOTRICES

ENTRETENIMIENTO

MICROELECTRNICA

TELECOMUNICACIONES

ELECTRNICA
INDUSTRIAL
ELECTROMEDICINA

COMPUTADORES

ROBTICA

INSTRUMENTACIN

Figura 2.1

27

El soporte fundamental del avance tecnolgico ha recaido sobre la Microelectrnica, ya que esta ha asumido el manejo de la informacin cada vez en mayor volumen,
rapidez y eficiencia.
Ese gran logro, lo concretamente novedoso, lleg solo con la Microelectrnica, pues
gracias a ella fue posible crear por primera vez componentes que renen los requisitos
para su adecuada utilizacin a gran escala:

MANEJO DE INFORMACIN

LOGROS

PRODUCCIN MASIVA

CONSUMO BAJO DE ENERGA

TAMAO MUY PEQUEO

COMPLEJIDAD
Figura 2.2

Cuentan con complejidad suficiente para la autonoma en el manejo de la informacin.

Es posible producirlos en grandes series a precios convenientes, de modo que
su posesin y utilizacin no es privilegio de pocos y, en cambio, llega a ser posible para
muchas personas.
Son tan pequeos y livianos y requieren tan poco energa, que para usarlos ya no
hace falta crear condiciones operativas extraordinarias. 1
Hasta la dcada pasada. Los aos 80s, los llamados pases del Tercer Mundo fueron, fundamentalmente, partcipes de esa revolucin tecnolgica como consumidores de
diversas aplicaciones. Algunas de estas naciones han ido despertando, de forma muy
lenta, de ese aletargamiento en que han permanecido desde tiempo atrs. Han comprendido que deben enfrentar los nuevos retos tecnolgicos como componentes activos en el
desarrollo de la Microelectrnica2
1 Los Chips y sus Perspectivas, Siemens Aktiengesellschaft, Berln, 1985.
2 Presente y Futuro de la Microelectrnica, L.A. Corts, Ingeniera e Investigacin, UN, No. 46,
1999.

28

La tecnologa del CI

os dispositivos electrnicos de hoy se caracterizan por una alta versatilidad,

baja disipacin de potencia, tamaos y volmenes extremadamente pequeos
y bajo costo en yuxtaposicin con el alto grado de sofisticacin y complejidad
del componente.

Los niveles de complejidad se han conseguido en la medida en que se han integrado

cada vez un mayor nmero de transistores dentro de un Circuito Integrado. El comportamiento histrico de los niveles de integracin fue predecido por Gordon Moore presidente
de Intel en 1960.3

Nmero de transistores 1971-2011 - Ley de Moore

16-Core SPARC T3
Six-Core Core i7
Six-Core Xeon 7400

2,600,000,000

Dual Core Itanium 2

AMD K 10

1,000,000,000

POWER6
Itanium 2 with 9MB cach
AMD K10

AMD K8
Pentium 4

Total transistores

8-Core POWER7
Quad-Core z196
Quad-Core Itanium Tukwila
8 Core Xeon Nehalem-EX
Six-Core Opteron 2400
Core i7 (Quad)

Core 2 Duo
Cel

Itanium 2

100,000,000

10-Core Xeon Westmere-Ex

Curva que muestra el

total de transistores
doblandose cada
dos aos

10,000,000

Barton

Atom

AMD K7
AMD K6- lll
AMD K6
Pentium lll
Pentium ll
AMD K5
Pentium

80485

1,000,000
80386
80285

100,000

68000

80186

8086
8085

10,000

6800

6809

8080

4004

Z80
MOS 6502

8008

2,300

8088

RCA 1802

1971

1980

1990

2000

2011

Ao

Figura 2.3 Ley Moore4

3 Basic VLSI Design, D. A. Pucknell, K. Eshraghian, Prentice Hall 1995.

4 www.xataka.com

29

Los niveles de integracin han ido creciendo vertiginosamente mientras que el costo
por transistor se ha reducido. As pues el costo por transistor de un circuito SSI5 en 1965
era del orden de US$10, mientras que el costo por transistor en un procesador Pentium-II
hoy en da es del orden de US$1.0e-5.
El proceso de miniaturizacin est enmarcado con la tecnologa para conseguir transistores ms pequeos. El tamao de los transistores se mide de acuerdo con la longitud
de las lneas que definen su geometra. Hoy en da los mayores niveles de integracin se
consiguen con memorias DRAM de 64 Mbytes trabajadas en tecnologa de 0.35m, y se
estn anunciando tecnologas de 0.25m y 0.18m. No obstante el costo de implementar
un nuevo proceso tecnolgico es muy elevado, as por ejemplo el costo de una lnea de
fabricacin de 1.0m estaba alrededor de US$100M, mientras que el costo de una lnea
de 0.35m podra estar cerca de US$100000M.6
El proceso tecnolgico CMOS en los ltimos aos, ha sido dominante por su alta
funcionalidad y su relativa efectividad en costos de circuitos VLSI. Este progreso puede
enmarcarse por la aparicin de chips en arquitectura RISC con capacidades de hasta 40
MIPS . Las ventajas relativas de esta tecnologa estriban en su bajo nivel de disipacin
de potencia, tiempos de propagacin medios y costo por transistor bajo.
En la prxima dcada, la tendencia tecnolgica primaria en la estructura fsica continuar hacia la miniaturizacin de CIs fabricados en silicio, ya que ello implica circuitos
con mejor desempeo y menores costos. No obstante se est llegando al punto de saturacin en la disminucin de tamaos, ya que por restricciones fsicas de los materiales,
ser muy complicado reducir ms las geometras en el proceso de fabricacin.
Propagation
delay/gate

10 ns

nMOS
CMOS

1 ns

BiCMOS

ECL

100 ps
GaAs

10 ps
10 W

100 W

1 mW

10 mW

100 mW
Power dissipation/gate

Figura 2.4 Evolucin de los procesos tecnolgicos de fabricacin CI

5 SSI : Small Scale Integration. Circuito Integrado de integracin a pequea escala

6 Trends in CMOS Tecnologies, C. L. Claeys, Memorias I Workshop IBERCHIP, Cartagena de Indias, 1995.

30

Se estn tomando otros caminos que permitan mejorar el desempeo de una tecnologa. Esto se est consiguiendo con la tecnologa BiCMOS, especialmente en aplicaciones
anlogas. En dispositivos de muy alta velocidad (por encima de 100 MIPS), se est explorando la tecnologa de Arsenurio de Galio (GaAs). Tamben se estn efectuando trabajos de
investigacin en tecnologias optoelectrnicas y en estructuras de efecto cuntico.
TENDENCIAS DE LOS SERVICIOS DE
INFORMACIN EN LA INDUSTRIA

HDTV por
Demanda
Video por
Demanda
Procesamiento
de voz/ Reconocimiento
Inalambricos/ Datos celulares
Comunicaciones
Comunicacin
de Datos
Aplicaciones de
Multimedia
Computadores
Principales
1970

Aplicaciones de
Multimedia
Computadores
Portatiles

Computadores
Personales
1980

Redes de
Computadores
1990

2000

2010

2020

Figura 2.5 Tendencias de la informacin

Clasificacin de los CI

n trminos generales los CI se clasifican en dos grandes bloques: Circuitos Integrados

de Funcin Fija y Circuitos Integrados de Aplicacin Especfica (ASICs). Hoy en da el
diseo requiere ser personalizado para garantizar la integralidad de la aplicacin y evitar
su copia, esta es la razn por la cual los ASIC adquieren cada vez mayor importancia.

ASIC

Sobre medidas

Celdas Estndar

Arreglo de
compuertas

PIC

PLD

FPGA

Figura 2.6 Clasificacin de los ASICS

31

Los circuitos de funcin fija en ocasiones llamados componentes discretos incluyen Memorias, Microprocesadores y elementos de propsito general, los cuales han sido
desarrollados por empresas de gran capacidad tecnolgica y econmica.7
Un ASIC es un circuito integrado cuya funcin ser definida de acuerdo a unas necesidades particulares y surge como solucin de diseo a un problema especfico. Se
caracteriza por: reduccin de costos, proteccin contra copia, funcionalidad adecuada y
peculiaridad propia.

Circuitos sobre-medidas

e realiza el diseo en la etapa de ms bajo nivel, permitiendo manejar estructuras a nivel de transistores, consiguindose un alto nivel de flexibilidad pero
con elevados tiempos de desarrollo. Una variedad de esta clase de circuitos la
constituyen los circuitos Semi-Custom, en donde el fabricante le suministra al
diseador algunas libreras con celdas o estructuras bsicas, facilitando el trabajo del
diseador.
El diseo de este tipo de circuitos requiere de herramientas CAD, las cuales permiten al
diseador implementar la aplicacin a partir de los dibujos geomtricos de la configuracin
deseada. Normalmente estas herramientas conocidas como Compiladores de Silicio se configuran de acuerdo con el proceso tecnolgico de fabricacin, es decir que tengan en cuenta las
restricciones de tamaos y las caractersticas y parmetros de los transistores bsicos.

Celdas Estndar

n esta tipologa el diseador dispone de una librera de celdas o mdulos que

realizan funciones bsicas y que ya han sido probadas y caracterizadas por el
fabricante de la tecnologa. Los mdulos bsicos o celdas lo constituyen algunas
compuertas lgicas, flip-flops y registros entre otros, diseados de manera que
puedan ser ubicados en forma regular dentro del Chip. El diseador realiza su trabajo
en mucho menor tiempo, no obstante requerir de herramientas tipo CAD para generar las
geometras y realizar la comprobacin funcional del diseo.
7 Circuitos Integrados de Aplicacin Especfica, L.A. Corts, Ingeniera e Investigacin, UN, No. 47, 1999

32

Arreglos de Compuertas
En esta tecnologa se encuentran pre-fundidas estructuras bsicas y el usuario lo que
realiza es definir las mscaras de interconexin de dichas estructuras. De esta manera un
solo chip cuenta con cientos de celdas idnticas, siendo cada una de ellas capaz de realizar una funcin lgica simple. Las celdas estn dispuestas segn un esquema regular,
por ejemplo en forma de filas. Entre las filas estn previstos canales de conexin dentro
de los cuales podrn ser colocadas lneas de metal.

Circuitos Programables (PIC)

Esta variedad de ASICs se basa en la caracterstica de su reconfiguracin en sitio
para conseguir una aplicacin determinada. Dentro de los principales dispositivos con
esta caracterstica se destacan:

PLD
El Dispositivo de Lgica Programable contiene una gran cantidad de compuertas que
se encuentran interconectadas en el chip. Muchas de las conexiones se han dejado libres
para que sean programadas por el usuario con el fin de definir una funcin lgica. Estn
orientados hacia la sntesis de mquinas de estado, contando en general con reducido
nmero de mdulos programables complejos y conexiones programables centralizadas.
Las arquitecturas de los PLDs pueden variar desde las memorias PROM (Programmable Read Only Memory) hasta los FPCs (Fuse Programmable Controllers), pasando
por PLAs (Programmable Logic Arrays) o FPLAs (Field Programmable Logic Arrays),
PALs (Programmable Array Logic) combiancionales y secuenciales, GAL (Generic Array
Logic) y PLS (Programmable Logic Secuencers), entre otros.

FPGA
La versin ms compleja de los dispositivos programables la constituyen los FPGA
(Field Programmable Gate Array), los cuales estn constituidos por bloques lgicos configurables, cuya funcin es programable y el conjunto de conexiones tambin. De esta
forma se puede realizar la interconexin de los distintos bloques e interfaces de entrada/
salida para el intercambio de seales con el medio externo. Se destacan tres caractersticas importantes: nmero elevado de mdulos programables simples, conexiones configurables distribuidas y orientacin hacia el diseo jerrquico.

33

EL CHIP VLSI EN EL AO 2005

Tamao mnimo del proceso tecnolgico

0.1m

Nmero total de transistores

200 Millones

Nmero de compuertas lgicas

40 Millones

Tamao del chip

520mm

Frecuencia de reloj

2.0 - 3.5 GHz

Nmero de conexiones l/O

4000

Nmero de capas de alambrado

7-8

Tensin de alimentacin

0.9 - 1.2V

Corriente de alimentacin

~160 A

Potencia disipada

160W

Figura 2.7 Caractersticas de los CI en el ao 2005

1947

1950

1961

1966

Invencin del
transistor

Componentes
discretos

SSI

MSI

Aproximacin
del nmero de
transistores por
chip utilizados
en productos
comerciales

10

10-1000

Productos tpicos

Junturas Transistores y
diodos

Fuentes estables
Puertas lgicas
FLIP-FLOPS

Contadores
Mltiplex
Sumadores

AO

1971

1980

1990

2000

Tecnologa

LSI

VLSI

ULSI*

GSI

Aproximacin
del nmero de
transistores por
chip utilizados
en productos
comerciales

1000-20000

20000-1000000

100000010000000

>10000000

Productos tpicos

Microprocesador
de 8 bits
Rom
Ram

Microprocesador
es de 16 y 32 bits.
Sofisticados
PERIPHEARLS
GHM DRAM

Procesadores especiales, maquinas de

realidad virtual, sensores smart.

AO
Tecnologa

34

AO

Transistores
por cm
Tamao del Chip

1999

2001

2003

2006

2009

2012

0.14 m

0.12 m

0.10 m

0.07 m

0.05 m

0.035 m

14
Millones

16
Millones

24
Millones

40
Millones

64
Millones

100
Millones

800mm

850mm

900mm

1000mm 1100mm

1300mm

Figura 2.8 Tendencias de integracin

Procesadores Modernos
La ley de Moore.

n abril de 1965 la revista Electronics produjo un suplemento especial para

celebrar sus 35 aos y en uno de sus artculos Gordon Moore describi las expectativas de la naciente tecnologa de los circuitos integrados. Para ese entonces los circuitos integrados estaban limitados a 30 transistores, pero Moore
y su equipo de trabajo estaban desarrollando un nuevo producto con 60. Balanceando
innovacin y factores econmicos, Moore concluy que el nmero de dispositivos en un
IC pudiera doblarse cada ao durante la dcada siguiente. En 1975 esta cifra se cambi
a 24 meses para compensar por la creciente complejidad de los circuitos integrados y
hacia finales de los 80 se cambi de nuevo a 18 meses. La ley Moore representa el
crecimiento exponencial de la capacidad de procesamiento digital con un mejoramiento
continuo de la relacin entre precio y desempeo de los circuitos integrados (Figura 1).
Es importante adicionar que en la medida que los procesadores son ms complejos,
su frecuencia de operacin tambin se incrementa. Como un corolario a la ley de Moore
se puede adicionar el que la frecuencia de los procesadores de punta se duplica cada dos
aos . Esta curva ha sido un poco ms accidentada pues inicialmente se incremento muy
rpidamente, luego se satur temporalmente pero con la transicin de NMOS a CMOS ha
llegado al nivel mencionado (Figura 2.9).

35

10000

FRECUENCIA (MHz)

1000

Duplica cada 2 aos

P6

100
486
10

8085

8086

286

Pentium proc

386

8080

8008
4004

0.1
1970

1980

1990

2000

2010

AO

Figura 2.9 Incrementos en frecuencia de operacin - Referencia: www.intel.com

Ahora desde el punto de vista del consumo de potencia de los procesadores es claro
que nos aproximamos a un callejn sin salida. La potencia consumida por un transistor
en un circuito integrado es de la forma:
P A .V

1 . . 2.
CV f
2

Donde A es una constante, V es el voltaje aplicado al transistor, C es su capacidad y f

su frecuencia de operacin. Intel ha reconocido ste tpico como uno de los obstculos
ms crticos para el desarrollo de los procesadores digitales del futuro (Figura 2.10).

Potencia para 1cm de chip (Watts)

Extrapolacin de Potencia
Superficie solar

10,000

Chorro de cohete

1,000

Reactor nuclear
100
10

4004
8008

1
70

8008

8086 Plato caliente

8085
286
80

386

486
90

Procesadores
Pentium
00

Figura 2.10 Extrapolacin del consumo de procesadores.

36

10

Es claro que el consumo de potencia de los procesadores se incrementa de manera

exponencial debido no slo al voltaje de operacin de sus transistores sino tambin al
incremento de las corrientes de fugas a travs del dielctrico de la compuerta y a la corriente de fuga entre drenaje y fuente an cuando el transistor est apagado. Como lo
definen los cientficos de Intel:
Si no se hace nada, el consumo de potencia estar fuera de control y la ley de Moore
no ser posible. CPUs futuras no sern posibles.

Cmo continuar la ley de Moore

ay dos mtodos bien conocidos para reducir el consumo de potencia de un

procesador dado:

Reduccin de la actividad del procesador, por medio de clock gating en

que ciertas secciones del procesador tienen su reloj de control habilitada por
una seal de control nicamente cuando esta seccin est operando. Esta tcnica se
implementa cuando un cierto bloque es inactivo por un cierto nmero de ciclos de reloj.

3.100

1.40

3.000

1.20

2.900

1.00

2.800

0.80

2.700

0.60

2.600

0.40

2.500

0.20

2.400
0.96

0.98

1.02

1.04

1.06

Pot. Esttica (W)

Pot. Dinmica (W)

Cmo el consumo de potencia es funcin del cuadrado del voltaje (Figura 2.11) hay
dos maneras de implementar reducciones de consumo llamadas estticas y dinmicas.

1.08

Vdsp
Medio

Correlacin V

Esttica

Figura 2.11 Consumo de potencia

37

El mtodo esttico utiliza diferentes fuentes de alimentacin en que las cargas crticas
(rpidas) se alimentan con voltajes altos mientras que las cargas no crticas se alimentan con
un voltaje ms bajo. Esta solucin tiene un nmero de inconvenientes y no es muy prctica.
Con el mtodo dinmico los procesadores son diseados para lograr su mximo desempeo con el mximo voltaje de operacin. Si los requerimientos no son los mximos,
el control del procesador puede reducir el voltaje de operacin y su frecuencia con su
consecuente reduccin de consumo.
Si se reduce el voltaje de operacin de los procesadores es necesario reducir su
voltaje de umbral para garantizar que su desempeo siga siendo bueno o mejore con
respecto a tecnologas previas (overdrive). Sin embargo, al hacer esto se incrementa
exponencialmente la corriente de fuga por debajo del voltaje de umbral de los transistores. Esto afecta el margen de ruido de los dispostivos, su consumo de potencia y puede
generar problemas de estabilidad.
Para solucionar este tipo de problemas existe una actividad de desarrollo marcada a
nivel de diseadores de semiconductores para reducir el consumo de los futuros procesadores8. Es claro que en el futuro la longitud de la compuerta de un transistor CMOS que
indica que tan pequeo es pasar de 50 a 10 nm. Un canal ms corto implica un transistor
ms rpido porque los portadores tienen una distancia ms corta para recorrer. Sin embargo al mismo tiempo es ms difcil para la compuerta controlar el canal, porque el voltaje
en el drenaje reduce la barrera de energa en el canal, reduciendo el voltaje de umbral y
liberando portadores an con la compuerta apagada.
Para lograr este tamao su diseo tendr varios cambios:
Para mejorar su desempeo el silicio se mezclar con otro semiconductor como
germanio para producir una estructura cristalina ms espaciosa que permita a los portadores moverse ms rpido.
Para reducir la fuga de corriente que incrementa el consumo los xidos utilizados
en la compuerta de los transistores ser reemplazada con un material que tenga ms de
ocho veces la constante dielctrica del dixido de silicio.
Para mejorar el control de los estados de encendido y apagado las compuertas
sern de metal, en lugar de polisilicio.
Para mejorar el control del transistor y reducir su consumo se utilizarn dos compuertas.
Una vez se implementen estos nuevos desarrollos se presentar una reduccin adicional en los voltajes de operacin de los procesadores (Fig. 2.12).

38

Las memorias incluyen una presentacin de Intel a este respecto.

Figura 2.12 Variacin de la tensin de alimentacin

Expectativas para el futuro

as expectativas futuras en el desarrollo de semiconductores se han resumido

en el International Technology Roadmap for Semiconductors, publicada por la
Semiconductor Industry Association donde se espera que para el ao 2016 los
circuitos integrados contengan ms de 8.8 billones de transistores en un rea
de 280mm. Se espera adicionalmente una reduccin masiva de la longitud del canal
de los transistores utilizados (Figura 2.13), as como en los voltajes de operacin de
los procesadores (Tablas 2.14 y 2.15)

ITRS Roadmap Acceleration Continues... Gate Length

Technology Node - DRAM Half - Pitch (nm)

1000

2001 MPU Printed Gate Length

2001 MPU Physical Gate Length
1999 ITRS MPU Gate
Length
100

2-year Cycle
3-year Cycle
10
1995

1998

2001

2004

2007

2010

2013

2016

Year of Production

Figura 2.13 Longitud del canal del MOSFET

39

Fuentes de alimentacin y disipacin de potencia - mediano plazo

Ao de produccin
2001
DRAM
130
espaciamiento (nm)
MPU/ASIC
150
espaciamiento (nm)
MPU longitud fsica de
65
la cpmpuerta (m)
Tensin de Alimentacin (V)
Vdd (Alto rendimiento)
1.1
Mxima potencia permitida
Alto rendimiento con
disipador
Costo- rendimiento
(W)
Batera (W)

2002

2003

2004

2005

2006

2007

115

100

90

80

70

65

130

107

90

80

70

65

53

45

37

32

28

25

1.0

1.0

0.9

0.9

0.7

130

140

150

160

170

180

190

61

75

81

85

92

98

104

2.4

2.6

2.8

3.2

3.2

3.5

3.5

Figura 2.14

Fuentes de alimentacin y disipacin de potencia - mediano plazo

Ao de produccin
DRAM espaciamiento (nm)
MPU/ASIC espaciamiento (nm)
MPU longitud fsica de la cpmpuerta
(m)
Tensin de Alimentacin (V)
Vdd (Alto rendimiento)
Mxima potencia permitida
Alto rendimiento con disipador
Costo- rendimiento (W)
Batera (W)

2010
45
45

2013
32
32

2016
22
22

18

13

0.6

0.5

0.4

218
120
3.0

251
138
3.0

288
158
3.0

Figura 2.15

Implicaciones de los futuros voltajes en

las fuentes de alimentacin

n general los conversores estudiados hasta el momento no presentan las caractersticas de desempeo adecuadas para soportar los bajos voltajes de
operacin requeridos por los procesadores futuros. Hoy en da se discute algunos de los puntos ms crticos (que afectarn la especificacin de las fuentes de alimentacin) as como algunas de las variaciones topolgicas que se requieren
para lograr un desempeo adecuado a bajos voltajes.

40

CAPULO

Juntura PN

Introduccin

a mayor parte de los dispositivos electrnicos modernos estn fabricados a

partir de semiconductores. Para comprender el funcionamiento de estos dispositivos cuando se insertan en un circuito elctrico, es necesario conocer el
comportamiento de los componentes desde un punto de vista fsico. Por ello, en
este tema se presentan las propiedades y caractersticas fundamentales de este tipo
de materiales.
Si los conductores son materiales que disponen de electrones libres y los aislantes
carecen de ellos, los semiconductores se encuentran en una situacin intermedia: a la
temperatura de 0K se comportan como aislantes, pero mediante una aportacin de energa puede modificarse esta situacin, adquiriendo un comportamiento ms cercano al de
los conductores.
Los materiales semiconductores de uso comn en la tecnologa microelectrnica son
el silicio, el germanio y el arseniuro de galio. Se trata de elementos del grupo IV de la
tabla peridica, o bien combinaciones de elementos de los grupos III y V. De todos ellos
el ms empleado actualmente es el silicio, por lo que la discusin en este tema va a estar
centrada en dicho elemento.

Junturas tipo P-N

as junturas son uniones entre materiales. Las mismas pueden realizarse entre
semiconductores de diferentes caractersticas (juntura PN), entre semiconductores y metales (juntura metal-semiconductor) o entre semiconductores, metales y aislantes (juntura metal-aislante-semiconductor). Las junturas constituyen
las estructuras bsicas de cualquier dispositivo electrnico discreto, formado por un
dispositivo nico, o de un circuito integrado formado por miles de dispositivos interconectados sobre un mismo chip. La figura 1 muestra los diferentes tipos de junturas que
se utilizan en el desarrollo de los dispositivos electrnicos de uso corriente.
Los semiconductores son sustancias que se encuentran entre los buenos conductores de la electricidad y los aisladores, estos pertenecen al grupo IV de la tabla peridica,
como el Germanio (Ge) y el Silicio (Si) que tienen cuatro electrones en su ltimo nivel
los cuales se comparten con los electrones de cuatro tomos vecinos para formar la red
cristalina mediante un enlace covalente. Si a esa muestra de semiconductor, descrita

43

anteriormente, le aadimos impurezas de elementos del grupo V como por ejemplo el

Arsnico (As) que tiene cinco electrones en su ltimo nivel, aparecen solamente cuatro
electrones compartidos con los electrones del semiconductor, quedando un electrn sin
compartir que incrementa por los electrones de conduccin, que hacen posible la conduccin de la corriente a travs de l, formndose as el semiconductor de tipo N (figura
3.2), en el cual los portadores mayoritarios son los electrones (cargas negativas) y los
minoritarios los huecos (cargas positivas).
Tipos de junturas

Semiconductor- Semiconductor
Homojunturas

Metal- Semiconductor

Metal- Aislante- Semiconductor

Heterojuntura
Uniones de diferentes

Uniones del mismo material

Diodo Schottky

Capacitor MIS

Transistor de efecto de campo de

puerta aislada MOSFET

Diodo Schottky
Una sola

Ms de una juntura

Diodo rectificador
Diodos

Diodo tnel
Diodo Zener

Estructura CMOS

Transistores

Diodo varicap
Fotodiodo
Diodo emisor de luz
Diodos de microondas
Transistor bipolar de unin BJT
Transistor de efecto de campo de juntura JFET
Rectificador Controlador de Silicio SCR
Transistor bipolar de puerta aislada IGBT
Otros

Figura 3.1 Tipos de junturas

Electrones de
valencia

+4

+4

+4

Electrn donado por

impureza atmica
tomo Pentavalente

+4

+5

+4

tomos de
Silicio

Bandas de
Conduccin

+4

+4

+4

Figura 3.2 Estructura de Si dopado

44

Por otro lado si a la muestra de semiconductor le aadimos impurezas de elementos

que por ejemplo se encuentran en el grupo III de la tabla peridica como el aluminio que
tiene en su ltimo nivel tres electrones, estos pueden compartirse solamente con tres
del semiconductor quedando un espacio vaco o hueco (carga positiva), haciendo esta
impureza que los huecos sean los portadores mayoritarios y los electrones portadores
minoritarios, para finalmente formar as el semiconductor del tipo P (figura 3.3).
Electrones de
valencia

+4

+4

+4

tomo del grupo lll

(Aceptor)
Hueco
generado

+4

+3

tomos de
Silicio

+4

Bandas de
Conduccin

+4

+4

+4

Figura 3.3 Estructura de Si dopado

Cuando unimos un semiconductor del tipo P con uno N se forma una juntura P-N que
es la base de construccin de un diodo semiconductor (figura 3.4).
Contacto
Metlico

Contacto
Metlico

nodo

SILICIO
TIPO N

SILICIO
TIPO P

Ctodo

Figura 3.4 Juntura PN

Este componente es importantsimo en la electrnica ya que permite el paso de la corriente en un solo sentido, funcionando como interruptor en el cual no hay movimientos mecnicos
ni desgaste por friccin, dado todo el funcionamiento se realiza de manera electrnica.

45

Silicio Monocristalino
El silicio es un elemento con una gran cantidad de aplicaciones. Es el segundo elemento ms abundante en la corteza terrestre (despus del oxgeno) con un porcentaje en
peso del 25,7%. Est presente en multitud de materiales, tan diversos como la arena, la
arcilla, el vidrio o el hueso. El silicio puro no se encuentra en la naturaleza, pero bajo las
condiciones adecuadas pueden obtenerse en forma de estructuras monocristalinas. En
stas los tomos se disponen segn una red tipo diamante con simetra cbica, en donde
cada tomo forma enlaces covalentes con otros cuatro adyacentes. As todos los tomos
tienen la ltima rbita completa con ocho electrones (Figura 3.5).
En la figura 3.5 se aprecia que todos los electrones de valencia estn asociados a un
enlace covalente. Por tanto, al no existir portadores libres, el silicio puro y monocristalino
a 0K se comporta como un material aislante.
Electrones de
valencia

+4

+4

+4
Hueco
generado

+4

+4

+4

tomos de
Silicio

Bandas de
Conduccin

+4

+4

+4

Figura 3.5 Estructura Si mono cristalino

Semiconductores Tipo N
Cuando las impurezas aadidas son predominantemente del grupo V-A de la tabla
peridica (fsforo (P), arsnico (As), antimonio (Sb)), el semiconductor se denomina tipo
N (los tomos de este grupo poseen en su ltima capa 5 electrones) y las impurezas se
denominan donantes. As por ejemplo, si un tomo de Si, por ejemplo, es sustituido por
un tomo de As, tras formar los 4 enlaces covalentes con los 4 tomos de Si vecinos, queda un electrn del tomo de As sin emparejar y por lo tanto tan dbilmente ligado al tomo
de As, que a temperatura poco por encima de 0K quedar libre, es decir, ocupando un
nivel de la banda de conduccin (BC). Como esto ocurrir con cada tomo de impureza
de As, en la BC tendremos, adems de los electrones debidos a la generacin de pares,
un electrn por cada tomo de impureza donante, o sea, que tendremos ms electrones
en la BC que huecos: n>p. As pues, los portadores mayoritarios son los electrones y los
minoritarios son los huecos. En la prctica, en los semiconductores tipo N los electrones

46

de la BC son en su mayora donados por los tomos de impureza donante, hasta el punto
que se puede suponer que nN_d, siendo N_d la densidad de impurezas donantes (nmero de tomos de impureza en 1cm3).

Semiconductores Tipo P
Cuando las impurezas aadidas son predominantemente del grupo III-A de la tabla peridica (aluminio (Al), galio (Ga), indio (In)), el semiconductor se denomina tipo P (los tomos de
este grupo poseen en su ltima capa 3 electrones) y las impurezas se denominan aceptantes.
As por ejemplo, si un tomo de Si es sustituido por un tomo de Ga, tras formar los 4 enlaces
covalentes con los 4 tomos de Si vecinos, queda un enlace sin completar. A temperatura
poco por encima de 0K lo ocupar un electrn de la banda de valencia (BV), que dejar un
hueco en la BV. Como esto ocurrir con cada tomo de impureza de Ga, en la BV tendremos,
adems de los huecos debidos a la generacin de pares, un hueco por cada tomo de impureza aceptante, o sea, que tendremos ms huecos en la BV que electrones en la BC: p>n. As
pues, los portadores mayoritarios son los huecos y los minoritarios son los electrones. En la
prctica, en los semiconductores tipo P, los huecos son en su mayora debidos a los tomos
de impureza aceptante, hasta el punto que se puede suponer que pN_a, siendo N_a la
densidad de impurezas aceptantes (nmero de tomos de impureza por cm3).
Como hemos dicho la tasa de generacin de pares, (T), (nmero de pares electrnhueco generados por unidad de tiempo) es nicamente dependiente de la temperatura. El
proceso antagonista, la recombinacin o aniquilacin de pares, es probabilstica y por lo
tanto la tasa de pares electrn-hueco aniquilados por unidad de tiempo, ser proporcional
al producto n*p. Cuando ambos mecanismos estn equilibrados n*p=(T), con independencia del grado de impurificacin. Por lo tanto, para un semiconductor intrnseco o puro,
2
se verificar que ni = (T ) ; y finalmente de las dos relaciones anteriores se deduce la
llamada ley de accin de masas:
(1.1)

n * p = ni2

As pues, para un semiconductor tipo N real, se puede considerar que n N d y por la

2
ecuacin 1.1, p ni / N d y naturalmente n p ; igualmente, para un semiconductor tipo
2
P, p N a y n ni / N a y n p .

Formacin de una juntura PN - Diodo

Una juntura PN o diodo semiconductor, se forma cuando se ponen en contacto regiones de tipo P y de tipo N de un mismo material semiconductor (homojuntura) o de materiales semiconductores diferentes (heterojunturas), Figura 3.6.
Regin tipo P

Regin tipo N

Contacto y
electrodo

Unin metalrgica

Figura 3.6 Juntura tpica

47

La interface que separa las regiones P y N se denomina unin metalrgica. En realidad, este contacto no puede ser realizado colocando en forma adyacente un material
con otro debido a la discontinuidad que se producira. Segn la forma en que se realiza la
transicin desde la regin P a la regin N, las junturas pueden clasificarse en: abruptas y
graduales. La juntura abrupta es aquella en la cual la transicin se realiza en una distancia muy corta. Para la juntura gradual la distancia es mayor.
Generalmente, la juntura PN se obtiene cambiando el dopaje del material de tipo N a
tipo P (o viceversa) por diferentes procesos: el proceso de difusin durante el crecimiento
de la muestra cristalina o el proceso de implantacin inica.
En el proceso de difusin (Figura 3.7) se calienta el silicio a una temperatura muy
alta en una atmsfera que contiene el compuesto del elemento que ha de agregarse, por
ejemplo Boro, para crear un dopaje tipo P. A temperaturas altas el Boro se descompone
y se deposita sobre el silicio. Algunos tomos se difunden sobre la superficie sustituyendo
tomos de silicio, movindose hacia el interior del cristal. Cuando se enfra se forma una
delgada capa de silicio de tipo P cuya profundidad puede controlarse variando el tiempo,
la temperatura (900C - 1100C) y la atmsfera para la difusin.
En la implantacin de iones (Figura 3.8) se utiliza un haz de iones de energa muy alta
(30k - 100keV) que bombardea directamente el cristal. El potencial de aceleracin controla la profundidad de implantacin. Este mtodo proporciona un mejor control de la distribucin del contaminante y en general, se emplea para producir uniones poco profundas.
La distribucin del contaminante en funcin de la profundidad recibe el nombre de
perfil de contaminacin.
T ~ 900C -

Flujo de gas con compuesto

de Boro

Oblea de Silicio

Figura 3.7 Proceso de difusin

Haz de iones B+
de alta energa

Cmara de vaco

Oblea de Silicio

Figura 3.8 Implantacin inica

48

Principio bsico de operacin

La Figura 3.9 muestra un esquema de la juntura PN y de la concentracin de impurezas
en las regiones P y N, para el caso de una juntura abrupta uniformemente dopada. Inicialmente, al ponerse en contacto los materiales y sin polarizacin externa aplicada, en la zona
de unin metalrgica hay un gradiente de concentracin de electrones y huecos.
Los electrones, portadores mayoritarios en la regin N tendern a difundirse hacia la
regin P, y los huecos, portadores mayoritarios en la regin P se difundirn hacia la regin
N. Sin embargo, este proceso no puede continuar en forma indefinida. Cuando los electrones se difunden hacia la regin P dejan tomos donadores cargados positivamente.
Del mismo modo, los huecos que se difunden hacia la regin N dejan tomos aceptores
cargados negativamente.

NA
ND
Difusin de huecos
Difusin de electrones
x

x=0

Figura 3.9 Esquema de juntura PN, uniformemente dopado

La diferencia de carga neta positiva y negativa induce un campo elctrico en la regin

cercana de la unin y dirigido desde la carga positiva hacia la negativa, es decir, desde la
regin N a la regin P, figura 3.10.
Impurezas ionizadas (NA)

Impurezas ionizadas (ND)

Regin P neutra

Regin N neutra

N
Regin de carga

Fuerza de difusin
sobre los huecos

Fuerza de difusin sobre los

electrones

Campo elctrico

Componente de
deriva sobre los
huecos

Componente de
deriva sobre los
electrones

Figura 3.10 Distribucin de portadores

La regin en la cual se produce el campo elctrico se denomina regin de carga espacial. Los electrones y los huecos son barridos por el campo elctrico hacia afuera de la
regin de carga espacial, dejando esta zona desprovista de portadores mviles, y por ello
se le denomina zona o regin de agotamiento.

49

Puede considerarse que el gradiente de concentracin en los bordes de la regin de

carga espacial produce una fuerza de difusin sobre los portadores. El campo elctrico E
en esta regin produce una fuerza de deriva sobre los portadores opuesta a la fuerza de
difusin, de modo que en el equilibrio las dos fuerzas tendern a equilibrarse provocando
que, sin polarizacin externa, la corriente neta que circula sea nula, y el nivel de Fermi
sea continuo en todo el sistema. Lo anterior puede expresarse a travs de las siguientes
relaciones para huecos y electrones respectivamente, y del diagrama de bandas de energa resultante de la unin en equilibrio, Figura 3.11.
dp
dn

J p = q p pE D p = 0 J n = q n nE + Dn = 0
dx
dx

Ec

N
e

EFi

(1.2)

q Vbi
Ec

(EF - EFi)P

EF

EF

EV

(EF - EFi)N
h

EFi

q Vbi
EV
Figura 3.11 Diagrama de bandas de energa

Las bandas de conduccin y de valencia se curvan en la regin de carga espacial porque

hay un cambio en la posicin del nivel de Fermi intrnseco entre las regiones P y N.
Los electrones en la banda de conduccin de la regin N ven una barrera de potencial
de altura (q Vbi) cuando tratan de moverse hacia la banda de conduccin de la regin P.
Lo mismo ocurre con los huecos en la banda de valencia. La altura de esta barrera de
energa potencial es igual a la suma de las diferencias entre el nivel de Fermi respecto al
nivel intrnseco en cada regin (P y N). El potencial de la barrera se denomina potencial
de contacto Vbi (built-in potential barrier) y est dado por:
Vbi =

kT N A N D
ln

q ni2

(1.3)

N_D y N_A son las concentraciones de impurezas en las zonas N y P respectivamente.

Anlisis de la regin de carga espacial: aproximacin de vaciamiento

El principio fsico que gobierna el comportamiento elctrico en la regin de carga espacial es el teorema de Gauss que relaciona el campo elctrico con la concentracin de
carga espacial. Para un tratamiento unidimensional queda expresado por:

50

dE
=
dx

(1.4)

Donde E es el campo elctrico, la concentracin de carga espacial y es la permisividad dielctrica del material semiconductor. El teorema de Gauss en la regin de carga
espacial puede expresarse como:
dE q ( N D N A )

dx

(1.5)

porque en esta zona la carga de las impurezas inmviles ( N A , N D ) domina la concentracin de carga. Como el campo elctrico se relaciona con el potencial en la forma:
E ( x) =

dV
dx

(1.6)

resulta la forma conocida como ecuacin de Poisson:

q ( ND N A )

d 2V
= =
2

dx

(1.7)

Para poder calcular las distribuciones de carga, campo elctrico y potencial en la regin de carga espacial suele utilizarse la aproximacin de vaciamiento. Esta aproximacin
se basa en la hiptesis de que toda la capa de carga espacial est desprovista de portadores de carga mvil, es decir, huecos y electrones, de modo que la carga en esta zona
est determinada solamente por la distribucin de impurezas. La Figura 3.12 compara la
distribucin real en la zona de carga espacial y la resultante de aplicar la aproximacin
de vaciamiento, para un caso general. Con esta aproximacin hay una regin de carga
negativa debida a aceptores ionizados que se extiende desde la zona de unin hasta el
punto xp en el lado P, y una regin de carga positiva debida a donadores ionizados que
se extiende desde el punto de unin hasta el punto xn sobre el lado N. El ancho total de
la regin de carga espacial w estar dado por w=xp+xn. Adems la carga total, negativa
y positiva, tienen la misma magnitud de modo que se cumple:
xp N A = xn N D
Distribucin real

q ND

Aproximacin de vaciamiento
0

-xp

xn

-q NA

Figura 3.12 Distribucin de cargas

51

Clculo de campo elctrico mximo y ancho de la regin de

agotamiento
Se aplicar la aproximacin de vaciamiento al caso mostrado en la Figura 3.13. Se
debe tener en cuenta que siempre se cumple xp N A = xn N D . La carga negativa en la mitad izquierda de la regin de agotamiento es igual a la carga positiva de la mitad derecha
(neutralidad de carga).
Como puede verse de la Figura 3.13, se tiene:
(x)=0

(x)=-qN_A
(x)=qN_D
(x)=0

para - <x<-xp

para -xp<x<0
para

0<x<xn

para

xn<x<
+q ND xn
x

-xp

xn
x

-q NA xp

0
x

E
x
Emx

Vbi
x

Figura 3.13 Campo elctrico

Se quiere encontrar una expresin para la altura de la barrera de potencial Vbi, el campo
elctrico mximo Emx y el ancho de la regin de carga espacial o de agotamiento w. El campo
elctrico se puede hallar aplicando el teorema de Gauss a la distribucin de carga espacial.
Se quiere encontrar una expresin para la altura de la barrera de potencial Vbi, el campo
elctrico mximo Emx y el ancho de la regin de carga espacial o de agotamiento w. El campo
elctrico se puede hallar aplicando el teorema de Gauss a la distribucin de carga espacial.
dE
=
dx

52

(1.8)

Integrando esta ecuacin se obtiene una expresin para el campo elctrico sujeta a
las condiciones de contorno. El campo elctrico debe anularse en x=-xp y x=xn, porque
en estos puntos se definen los lmites de la regin de agotamiento.
Si nos basamos en la definicin de integral de una funcin, como el rea debajo de la
curva definida por sta, obtenemos directamente que el campo elctrico resulta dado por
el rea de un rectngulo. Aplicando lo anterior para x<0 y considerando un x cualquiera:

E (x ) =

Donde:

qN A
x

(1.9)

(1.10)

x = x ( xp )

El campo aumentar linealmente con x llegando al valor mximo (Emx) en el punto

x=0 (x=xp), resultando:

Emx =

qN A
xp

(1.11)

Cumpliendo con la condicin de neutralidad de carga:

qN
qN
Emx = A xp = D xn

(1.12)

Para x>0 el campo elctrico disminuye pues debe anularse en x=xn. Para calcular
la altura de la barrera de potencial se considera la relacin entre el campo elctrico y el
potencial dado por:

E =

dV
dx

(1.13)

Aplicando un criterio similar al anterior para calcular la integral, resulta que la altura
de la barrera de potencial Vbi es aproximadamente igual al valor, cambiado de signo, del
rea del tringulo que corresponde al campo elctrico:
1
2

1
2

(1.14)

N D

(1.15)

Vbi = Emx ( xn + xp ) = Emx *w

Operando con las ecuaciones anteriores:

w=

Emx =

Vbi

2q

NA

Vbi

1
1
+

NA ND

(1.16)

53

Unin en equilibrio
Naturalmente suponemos que cada uno de los bloques est inicialmente descargado
(carga neta cero). Por lo tanto entre ambos bloques no hay inicialmente diferencia de potencial. En el bloque N tenemos abundancia relativa de electrones libres (-), con niveles
de energa de la BC (portadores mayoritarios en N) y escasez de huecos (+), (portadores
minoritarios en N). Anlogamente en el bloque P abundan los huecos (+) (mayoritarios en
P), y escasean los electrones libres (-) (minoritarios en P). Por lo dicho, tiende a producirse un fenmeno de tipo no elctrico sino termodinmico, consistente en la difusin de
electrones desde donde abundan (bloque N) hacia donde escasean (bloque P), y anlogamente se difundiran los huecos desde el bloque P al bloque N. Por s sola la difusin
dara lugar a una intensidad de corriente (corriente de difusin) I D , en el sentido de P
hacia N (Figura 3.14).
En cuanto hayan transcurrido unos instantes y se haya difundido una cierta cantidad
de portadores, segn lo explicado antes, el bloque N, que ha perdido electrones y ha
ganado huecos, va cargndose positivamente y, de la misma forma, el bloque P, que ha
perdido huecos y ganado electrones, va cargndose negativamente. Por consiguiente,
aparece una diferencia de potencial entre N y P de manera que N queda con mayor poCorriente de difusin ID

Corriente de arrastre IA

N
+

P
-

N
+

Figura 3.14 Corriente de difusin y arrastre

tencial respecto a P. Adicionalmente, esta diferencia de potencial producir un arrastre

de cargas negativas (electrones libres) de P hacia N y positivas (huecos) de N hacia P. Es
decir, tiende a producirse una intensidad de corriente de arrastre, I A , que ir en el sentido
de N a P, o sea, sentido contrario a la de la corriente de difusin (Figura 3.14).

Los procesos mencionados, difusin y arrastre, son contrapuestos y llegar un momento en que ambos alcancen un equilibrio dinmico de tal manera que la intensidad de
corriente a travs de la unin ser: I D + I A = 0

Si suponemos que la unin entre los bloques es abrupta, una vez alcanzado el equilibrio, la difusin de portadores de cada bloque hacia el otro habr dejado en cada uno
de ellos una regin prcticamente vaca de portadores. Esas dos regiones, de anchuras

WN y WP (Figura 3.15), forman conjuntamente la llamada zona de deplexin de anchura

W Z =WN +WP En la semizona WN hay una densidad de carga espacial (no mvil) positiva
(+), mientras que en la semizona WP habr una densidad de carga espacial (no mvil) negativa (-) (Figura 3.15). En la zona ms impurificada la anchura ser menor. As, en el ejemplo de la Figura 3.15, como N D > N A , vemos que WN <WP Igualmente, al estar cargado

54

positivamente el bloque N y negativamente el P, aparece una diferencia de potencial entre

los bloques, distribuida en la zona de deplexin, que se denomina potencial de contacto,
V0 , estando a mayor potencial el bloque N que el bloque P, como se ve en la Figura 3.16.

La suposicin de que la unin es abrupta no es muy realista, ya que los mtodos de

fabricacin hacen que las impurificaciones varen de forma gradual. As pues, los resultados que vayamos deduciendo slo tienen un valor cualitativo, suficiente por ahora.
El potencial de contacto en las uniones de N-P resulta ser:

V0 =

kT N AN D
ln
e ni2

Densidad de carga
espacial

(1.17)

Unin abrupta

P
Nd > Na
WN

WP

Figura 3.15 Zona de vaciamiento

Potencial en la unin
Unin abrupta
N
E

V0
0

X
P

WN

WP

Figura 3.16 Potencial de la juntura

55

Para las uniones de Si y para una temperatura de 300K (unos 27C), V0 es del orden
de 0.7V y la mitad para uniones de Ge. Con las mismas premisas simplificadoras, se llega
a la expresin de la anchura de la zona de deplexin:

W Z =WN +WP =

2V 0 1
1
+

e N A N D

(1.18)

Siendo la constante dielctrica del semiconductor. La zona de deplexin tiene una

cierta analoga con un condensador, como se define en electrosttica, ya que hay dos
cargas enfrentadas iguales y de signos opuestos y un dielctrico entre ambas. Por ello la
unin presenta un efecto capacitivo, que tiene una gran importancia en el funcionamiento
dinmico de los diodos.

Polarizacin del Diodo

uando en la juntura P-N o diodo, se establece el movimiento de los portadores

mayoritarios, en la zona de la unin se origina una polarizacin debido a la
concentracin de las cargas de signos contrarios a la de los portadores mayoritarios de cada tipo de semiconductor (P o N), formndose as la barrera
de conduccin con un campo elctrico complementario dirigido de la parte positiva a
la negativa de la barrera. Si en estas condiciones la parte N se polariza mediante una
fuente de energa positivamente, se observa un aumento de la anchura de la barrera
de conduccin debido a que se aade una intensidad de campo elctrico externo en
el mismo sentido que el campo complementario de la barrera, lo que imposibilita el
movimiento de los portadores mayoritarios y por ende no puede circular corriente a
travs de la juntura, cuando esto ocurre se dice que el diodo est conectado en sentido
inverso. Ahora si la parte P del semiconductor se polariza positivamente aparece inmediatamente un campo elctrico externo en la barrera de conduccin en sentido contrario
al campo elctrico complementario y por tanto se reduce la anchura de la barrera de
conduccin, permitiendo as el paso de los portadores mayoritarios y establecindose
por lo tanto una circulacin de corriente en el diodo, cuando esto ocurre el diodo se dice
que est conectado en directo.
Esta propiedad que tienen los diodos de permitir el paso de la corriente en un solo
sentido se utiliza para construir los circuitos rectificadores para convertir la corriente alterna en directa por citar un ejemplo.

Electrones libres
Si se aplica una diferencia de potencial entre la juntura PN provocar el movimiento
de electrones, en sentido opuesto al del campo elctrico. De este modo se originar una

56

corriente elctrica. La densidad de la corriente elctrica (nmero de cargas que atraviesan la

unidad de superficie en la unidad de tiempo) depender de la fuerza que acta (qE), del nmero de portadores existentes y de la facilidad con que estos se mueven por la red, es decir:

J e = en(qE )

Donde:

(1.19)

J e = Densidad de corriente de electrones.

e = Movilidad de los electrones en el material.

n = Concentracin de electrones.

q = Carga elctrica.

E = Campo elctrico aplicado.

La movilidad de electrones es caracterstica del material y est relacionada con la

capacidad de movimiento del electrn a travs de la red cristalina.

Huecos
El campo elctrico aplicado ejerce tambin una fuerza sobre los electrones asociados
a los enlaces covalentes. Esa fuerza puede provocar que un electrn perteneciente a un
enlace cercano a la posicin del hueco salte a ese espacio. As, el hueco se desplaza
una posicin en el sentido del campo elctrico. Si este fenmeno se repite, el hueco continuar desplazndose. Aunque este movimiento se produce por los saltos de electrones,
podemos suponer que es el hueco el que se est moviendo por los enlaces.
La carga neta del hueco vacante es positiva y por lo tanto, se puede pensar en el hueco como una carga positiva movindose en la direccin del campo elctrico. Obsrvese
que los electrones individuales de enlace que se involucran en el llenado de los espacios
vacantes por la propagacin del hueco, no muestran movimiento continuo a gran escala.
Cada uno de estos electrones se mueve nicamente una vez durante el proceso migratorio. En contraste, un electrn libre se mueve de forma continua en la direccin opuesta
al campo elctrico.
Anlogamente al caso de los electrones libres, la densidad de corriente de huecos
viene dada por:

Donde:

J h = hp (qE )

(1.20)

J h = Densidad de corriente de huecos.

h = Movilidad de los huecos en el material.

p = Concentracin de huecos.

q = Carga elctrica del hueco: igual y de signo opuesto a la del electrn.

E = Campo elctrico aplicado.

La movilidad de los huecos es caracterstica del material, y est relacionada con la capacidad de movimiento del hueco a travs de los enlaces de la red cristalina. La facilidad
de desplazamiento de los huecos es inferior a la de los electrones.

57

Consideremos ahora el caso de un semiconductor que disponga de huecos y electrones,

al que sometemos a la accin de un campo elctrico. Hemos visto cmo los electrones se
movern en el sentido opuesto al del campo elctrico, mientras que los huecos lo harn segn el campo. El resultado es un flujo neto de cargas positivas en el sentido indicado por el
campo, o bien un flujo neto de cargas negativas en sentido contrario. En definitiva, la densidad de corriente global es la suma de las densidades de corriente de electrones y de huecos:

J = J h + J e = hp (qE ) + en(qE )

(1.21)

Conduccin por difusin de portadores

Antes de entrar en el fenmeno de conduccin por difusin vamos a explicar el concepto de difusin. Se tiene una caja con dos compartimentos separados por una pared
comn. En un compartimento introducimos un gas A, y en el otro un gas B. Si en un
momento determinado se abre una comunicacin entre las dos estancias parte del gas A
atravesar la pared para ocupar el espacio contiguo, al igual que el B. El resultado final
es que en ambas estancias tendremos la misma mezcla de gases A+B.
La difusin de partculas es un mecanismo de transporte puramente estadstico, que
lleva partculas de donde hay ms, a donde hay menos, siempre que no haya ninguna
fuerza externa que sea capaz de frenar dicho proceso. Matemticamente puede expresarse esta idea mediante la primera ley de Fick, que establece que el flujo de partculas
que atraviesa una superficie es proporcional al gradiente de concentracin de partculas.

J = D

dc
dx

(1.22)

Donde, D es la constante de proporcionalidad, denominada difusividad y tiene dimensiones de m2/s.

Ahora si se tiene un semiconductor tipo P cuya concentracin de huecos no es constante, sino variable segn la direccin x, los huecos emigraran de la regin de alta concentracin a la de baja concentracin. Esta migracin de portadores, que se muestra en
la Figura 3.17, es un proceso puramente estadstico, originado por el movimiento trmico
aleatorio de los portadores y no est relacionado con la carga de los mismos, o con la
presencia de ningn campo elctrico.
La difusin no depende del valor absoluto de la concentracin de portadores, sino
solamente de su derivada espacial, es decir, de su gradiente.
p (h/m)

x (m)

J (h/s/m)

Figura 3.17 Difusin de portadores

58

Electrones de
valencia

+4

Electrn Libre

+4

+4

Banda Covalente rota

Huecos
generado

+4

+3

+4

tomos de
Silicio
Banda Covalente

+4

+4

+4

Figura 3.18 Efecto de difusin en estructura cristalina

En los metales, la difusin no es un proceso de importancia, porque no existe un mecanismo mediante el cual se pueda generar un gradiente de densidad, dado que en un
metal nicamente hay portadores negativos de carga, cualquier gradiente de portadores
que se pudiera formar desequilibrara la neutralidad de la carga. El campo elctrico resultante creara una corriente de arrastre, que de manera instantnea anulara el gradiente
antes de que pudiera darse la difusin. Por el contrario en un semiconductor hay portadores positivos y negativos de carga, por lo que es posible la existencia de un gradiente
de densidad de huecos y de electrones, mientras se mantiene la neutralidad de la carga.
En un semiconductor, los componentes de la densidad de corriente de difusin pueden expresarse de forma unidimensional mediante la ecuacin:

Donde:

J difusin = qDe

dn
dp
qDh
dx
dx

(1.23)

J difusin = Densidad de corriente de difusin.

q = Carga del electrn.

De , Dh = Difusividad de los electrones y de los huecos.

n = Concentracin de electrones.

p = Concentracin de huecos.

El segundo trmino de la expresin tiene signo negativo porque la pendiente negativa

de los huecos da lugar a una corriente debida a ellos.

59

Relacin de Einstein
Existe una relacin entre la difusividad y movilidad de portadores:

Dn Dp
=
=V
n p T

(1.24)

2
Donde VT es el voltaje trmico, a temperatura ambiente VT = 25mV , Dn = 34cm / s
Dp = 12cm 2 / s

La unin PN del circuito abierto

n la unin PN sin polarizacin, la corriente de difusin debida a los huecos

es alta en la regin de la zona P y baja en la zona N. estos dos componentes
de corriente se suman para formar parte de la corriente de difusin I D . En la
regin de agotamiento los huecos se difunde a travs de la unin hacia la regin
n y se recombinan rpidamente con algunos de los electrones mayoritarios presentes. En
condiciones de circuito abierto no existe corriente externa, por tanto, las dos corrientes
opuestas a travs de la unin deben tener la misma magnitud.
El voltaje de barrera es el que mantiene esta condicin de equilibrio. Por tanto si por
alguna razn I D excede a I S entonces ser mayor la carga de enlace que queda descubierta a ambos lados de la unin, se ensanchara la capa de agotamiento y aumentara
el voltaje de barrera en esta. Si ocurre lo contrario en que I S sobrepasa a I D disminuir
la cantidad de carga que no queda descubierta y se estrechara la capa de agotamiento
reduciendo el voltaje de barrera.
N AN D
n2
i

V 0 =VT lnln

(1.25)

Este voltaje depende de las concentraciones y de la temperatura del material. En el

silicio este voltaje se encuentre entre 0.6V y 0.8V.
Cuando las terminales se miden, la tensin que aparece es de 0V. El voltaje de barrera no aparece entre las terminales del diodo. Esto se debe a que el voltaje se contrarresta
con los voltajes entre las uniones del silicio y los contactos metlicos.
El ancho de la zona de agotamiento no siempre es igual en cada tipo de material, ya
que vara de acuerdo a la cantidad de impurezas. El ancho esta dado por:

Wagotamiento = x n + x p =

60

2 Si 1
1
+

V
q N A N D 0

(1.26)

Por lo general el ancho se encuentra en el intervalo de 0.1 a 1m.

ID
Is
HUECOS

+
+
+
+
+

+ + +
+ + +
p + +
+ + +
+ + +

_
_
_
_

+
+
+
+

ELECTRO-

_
_
_
_
_

_
_
_
_
_

_ _
_ _
n _
_ _
_ _

(a)
POTENCIAL

BARRERA DE
VOLTAJE
x
(b)

Figura 3.19 Unin PN sin polarizacin

La unin PN en polarizacin inversa

l comportamiento de la unin se explica si se conecta una fuente de corriente

I en la direccin inversa a la corriente de difusin I D y con magnitud de esta
corriente menor a I S (Figura 3.20).

La corriente I ser constituida por los electrones que fluyen en el circuito

externo del material n al p. Esto har que los electrones dejen el material n y los huecos
dejen el material p por tanto, la corriente inversa I provocara un aumento en el ancho de
la capa de agotamiento y la carga almacenada en ella. Tambin se provoca un aumento
del voltaje de barrera V0 . Finalmente se alcanza un equilibrio en estado estable cuando

IS ID = I

Este voltaje puede medirse en los extremos de la juntura con n ms positiva en relacin a p.

61

ID
IS

+ + +
+ + +
+ p +
+ + +

_
_
_
_
_

+
+
+
+
+

_ _ _
_ _ _
_ n _
_ _ _

Figura 3.20 Polarizacin inversa de la juntura PN

- VR +

Capacitancia de unin

medida que el voltaje cambia a travs de la unin, tambin lo hace la carga

almacenada en la zona de agotamiento. En la figura 21 se muestra la curva
caracterstica tpica de la carga contra el voltaje externo inverso de la unin.
CARGA
Pendiente = Cj

Q
Punto de
polarizacin

VQ
VOLTAJE INVERSO

Figura 3.21

62

VR

La expresin de la carga almacenada es:

q j = qN = qN D x n A

(1.27)

Donde A es el rea transversal. En funcin de la zona de agotamiento, se tiene:

qj = q

N AN D
AWagotamiento
NA +ND

(1.28)

Donde la zona de agotamiento se encuentra en relacin a los voltajes en la siguiente

expresin:

Wagotamiento =

2 Si 1
1
+

(V +V )
q N A N D 0 R

(1.29)

Dada que la relacin de capacitancia no es lineal respecto al voltaje se puede evaluar

en un punto de polarizacin Q:

Cj =

dq j

dV R

(1.30)
V R =VQ

Resolviendo la derivada en el punto de polarizacin se obtiene:

Cj =
C j0 = A

C j0

VR
1 +
V0

(1.31)

q Si N AN D

2 N A + N D

1

V 0

(1.32)

Donde m tiene valores de 1/3 a 1/2 y se le denomina coeficiente de graduacin.

Capacitancia de unin

hora se excita la unin con una fuente de corriente como lo muestra la Figura
3.22. Esta fuente mover los huecos del material P por el circuito externo hacia
el material n y los electrones hacia el material P, por lo cual la capa de agotamiento se ensancha disminuyendo la corriente de difusin y aumentando la
corriente I sin variar ampliamente el voltaje V Z

63

Ocurren entonces dos efectos llamados el efecto Zener y el efecto avalancha.

n
- VZ +
I

Figura 3.22 Efecto Zener

Efecto Zener

l efecto Zener se basa en la aplicacin de tensiones inversas que originan

fuertes campos elctricos que causan la ruptura de los enlaces covalentes
entre los tomos, dejando as, electrones libres capaces de establecer la conduccin. Su caracterstica es tal, que una vez alcanzado el valor de su tensin
inversa nominal y superando la corriente a su travs por un determinado valor mnimo,
la tensin en bornes del diodo se mantiene constante e independiente de la corriente
que circula por l.

Efecto Avalancha

xiste un valor mximo de voltaje que puede ser aplicado a un diodo, esto implica
que existe tambin un voltaje de polarizacin inversa mximo, si este voltaje se
sobrepasa el diodo podra ser destruido. Como se sabe cuando un diodo se polariza inversamente existe una corriente de polarizacin inversa muy pequea. A la
tensin de polarizacin inversa en la cual esta corriente aumenta en forma dramtica se le
llama tensin de ruptura, y cuando la corriente de polarizacin inversa aumenta significativamente se dice que en el diodo ha ocurrido un efecto avalancha.

64

En el lmite antes de llegar a la tensin de ruptura hay electrones con energa cintica muy alta, que al chocar con la red cristalina son capaces de desprender electrones
que participan en el enlace covalente, los electrones desprendidos tambin adquieren
energas altas y al chocar desprenden ms electrones, estos electrones libres producen
el efecto avalancha, hacen que la corriente de polarizacin inversa aumente y que eventualmente el diodo se estropee.

Unin PN en polarizacin directa

i ahora aplicamos a dicha unin una tensin exterior de signo contrario a la barrera de potencial interna, sta ir disminuyendo en anchura. A mayor tensin
aplicada externamente corresponder una barrera interna menor y podremos
llegar a conseguir que dicha barrera desaparezca totalmente (Figura 3.23).

En este momento los electrones (portadores mayoritarios) de la zona N estn en disposicin de pasar a la zona P. Exactamente igual estn los huecos de la zona P que quieren pasar a la zona N redistribuyendo los portadores como lo muestra la Figura 3.24.
A la tensin externa que anula la barrera de potencial de la unin y la deja preparada
para el paso de los respectivos portadores mayoritarios, se le denomina tensin umbral.
Se la representa por Vu y sus valores prcticos son:

Para el Silicio Vu = 0,4 - 0,5 voltios

Para el Germanio Vu = 0,05 - 0,06 voltios

En esta situacin, al aplicar un aumento en la tensin exterior, los electrones se sentirn

ID
Is

++
++
++
++

+ + +
+ + +
+ p +
+ + +

_
_
_

+
+
+

_
_
_
_

_ _ __
_ _ __
_ n __
_ _ __

-V+
I
Figura 3.23 Polarizacin directa

65

P n nP
Regin p

ZONA DE
AGOTAMIENTO

Regin n
Pn(xn
)

EXCESO DE
CONCENTRACIN

Pn(x)
nP (-xP)
nP(x)

P n0
VALOR DE EQUILIBRIO TRMICO

n P0
-xP

xn

Figura 3.24 Distribucin de portadores

atrados por el polo positivo de la fuente y los huecos por el negativo de la misma. No hay
dificultad para atravesar la unin y por tanto aparecer una corriente de mayoritarios a travs
del circuito. A partir de aqu, cualquier aumento de tensin provoca un aumento de la corriente.
Al conjunto de tensiones que crean corriente proporcional en el diodo se les llama
tensiones de polarizacin directa o de funcionamiento. Sus valores tpicos son:
Para el Silicio = 0,5 - 0,8 voltios
Para el Germanio = 0,06 - 0,15 voltios
Parece lgico pensar que llegar un momento en que el proceso, aumento de tensin
exterior y aumento de corriente en la unin, tendr que parar. Y esto es as, porque a partir
de un determinado valor de la tensin exterior aplicada, los electrones se neutralizan en
mayor nmero con los huecos en el interior del diodo y son pocos los que pueden salir al
circuito exterior. Es decir que el aumento es absorbido por el mismo diodo. A esta tensin
a partir de la cual la corriente a travs del diodo se mantiene constante, (en la prctica aumenta ligeramente) se le denomina tensin de saturacin. Sus valores tpicos son:
Para el Silicio V sat = 0,8 - 0,9 voltios

Para el Germanio V sat = 0,15 - 0,2 voltios

Cualquier intento de provocar un aumento de corriente puede originar a partir de este

momento la destruccin del diodo.
El comportamiento de la corriente I por la juntura PN en funcin de la polarizacin
directa V AK (tensin entre nodo y ctodo) est dada por la siguiente ecuacin:
V AK

I = I S e VT 1

66

(1.33)

Esta expresin es llamada Ecuacin del diodo en donde:

I S : corriente inversa de saturacin.

VT : voltaje trmico.
: constante emprica que permite distinguir el comportamiento entre un diodo

wde Germanio y uno de Silicio. A veces es llamada factor de idealidad. Vale aproximadamente 1 para diodos de Germanio y 2 para diodos de Silicio.

Voltaje trmico
El voltaje trmico es una constante y est dada por:

VT =

Donde:

KT
q

(1.34)

K = Constante de Botzmann = 1.38 X 10-23 J/K.

T = Temperatura en Kelvin.
q = Magnitud de la carga electrnica 1.6 X 10-19 C.

Corriente Inversa

IS

Est constituida por portadores minoritarios (electrones o huecos), circula en direccin

opuesta a la corriente de polarizacin, se comporta exponencialmente con la polarizacin
inversa en el estrecho rango de 0 a 0.1V, aproximadamente. A partir de este voltaje todos
los portadores minoritarios estarn participando de la corriente inversa, en consecuencia,
mayores valores de polarizacin no aumentarn significativamente la corriente inversa, se
mantendr en un valor constante llamado corriente inversa de saturacin.
Un aumento de la temperatura del diodo generar nuevos portadores minoritarios.
Por otra parte, una disminucin de la temperatura har desaparecer algunos portadores
minoritarios por el fenmeno de recombinacin. En consecuencia, I rs es funcin de la
temperatura ms bien que de la magnitud de la polarizacin inversa.

Con una aproximacin, en los diodos de silicio, I rs se duplica cada 10C de aumento
de temperatura, es decir:
T2 T1

I rs (T ) = I rs (T ) 2
2

(1.35)

10

El valor de I rs para cada temperatura dada depende tambin del material semiconductor bsico. Por ejemplo, para un diodo de silicio, si T=300K, I rs =1nA. Para un diodo
de Germanio, si T=300K, I rs =1A.
El aumento excesivo de tensin de polarizacin inversa V AK puede derivar en el fenmeno de ruptura inversa, que ocurre para cada diodo en particular a un valor de V AK
llamado tensin inversa de ruptura (V BD : Breakdown Voltage).

67

Capacitancia de Difusin

partir de la descripcin de la operacin de la unin PN en la regin directa, se

observa que en el estado estable cierta cantidad de exceso de carga de portadores minoritarios se almacena en cada una de las regiones p y n. Si cambia el
voltaje de la terminal, esta carga tendr que cambiar antes de que se alcance
un nuevo estado estable. Este fenmeno da lugar a otro efecto capacitivo distinto al
almacenamiento de carga en la zona de agotamiento.
En el caso de cambios pequeos alrededor de un punto de polarizacin, se puede
definir la capacitancia de difusin a pequea seal como:

Cd =

dQ
dV

(1.36)

Tomando la corriente que atraviesa el diodo como directamente proporcional a la capacitancia, esta se puede calcular como:

(1.37)
C d = T I
V
T
Donde T es el tiempo medio de transito del diodo.

Curvas caractersticas de la unin PN

a unin PN se presenta en todos los dispositivos semiconductores desde los

diodos, el ms sencillo, hasta los tiristores los cuales combinan varias capas
de materiales P y N. Se toma el diodo para analizar su comportamiento ya que
es el ms sencillo, empleando un material de cada tipo. La figura 25 muestra la
respuesta de la corriente cuando el voltaje de la juntura o diodo se vara de acuerdo a
los tipos de polarizacin vistos anteriormente.
En la Figura 3.26 se muestra el comportamiento del diodo en zona inversa ms detallado, este es importante porque los diodos Zener usan este principio para su operacin,
en los cuales es importante destacar el voltaje Zener, la razn de cambio en la zona de
ruptura que es prcticamente lineal y las corrientes limites para no entrar en la zona
donde el diodo trabaja en zona de avalancha.

68

Directa

-VZK
0
Avalancha

Inversa

0,7 V
0,5 V

Figura 3.25 Curva caracterstica del diodo

-VZ

-VZ0

-VZK

-Izk

Pendiente = 1
rz

-Izr

Corriente de prueba

v=

I rz

Figura 3.26 Curva caracterstica del diodo en zona inversa

Modelo de la unin PN
Como ya se haba comentado, la caracterstica de la corriente y voltaje esttica es
descrita por la siguiente ecuacin:
qVq

(1.38)
I = I S e kT 1

El hecho es que esta no es lineal y posee serios problemas numricos dejando su uso
en los simuladores de circuitos. Como resultado, han sido desarrollados algunos modelos
lineales que pueden ser utilizados para el diodo.

69

Modelo de seal amplia, cuasi esttico

El modelo de amplia seal cuasi esttico para la juntura del diodo da una aproximacin
lineal de la anterior ecuacin. Este modelo es vlido para un amplio rango de polarizaciones
aplicadas y no tiene en cuenta transientes o efectos capacitivos de cualquier tipo.
Como se presenta en la Figura 3.27, las caractersticas de un diodo actual (Figura
3.27.A) pueden ser aproximadas por:
Figura 3.27.B: un diodo ideal que tiene I = 0 cuando y V < 0 V = 0 cuando I > 0 .

Figura 3.27.C: un diodo ideal en serie con una fuente de voltaje teniendo las siguientes propiedades: I = 0 cuando V <V j y V =V j cuando I > 0 . V j es aproximadamente 0.7V
en un diodo de Silicio y 0.35V en uno de Germanio.
Figura 3.27.D: un diodo ideal con una fuente de voltaje y una resistencia en serie, teniendo una conductancia G = I . La caracterstica de corriente y voltaje de este modelo
V
son: I = 0 cuando V <V j y V =V + I cuando I > 0 .
I

Va

0 Vj

Va

Va

Vj
+

Va

Va

Va
I

Va
Vj
G

Vj

Figura 3.27 Aproximaciones al diodo

R
+

iD= ID + id
vs

+
-

iD= ID + id

vD= VD + vd

VDD

vs

+
-

VDD

R
Ideal

VD0
rd

vD
_

id
vs

+
-

VDD

Figura 3.28 Modelo de pequea seal.

70

vD= VD + vd

rd

R
ID

VD0

VDD

Ideal

rd

vd
_

Modelo de pequea seal y baja frecuencia

El modelo cuasi esttico y de pequea seal para el diodo viene de una aproximacin
lineal a la ecuacin general del diodo. Este modelo es vlido para pequeas variaciones
de la seal y no tiene en cuenta transientes o efectos capacitivos.

Considere el caso donde la polarizacin aplicada, v (t ) , est compuesta de la superposicin de una mayor polarizacin continua DC, V 0 , y una pequea seal AC de baja
frecuencia, v 1 (t ) :
(1.39)
v (t ) =V 0 +v 1 (t )

La corriente correspondiente, i (t ) , estar junto a la componente DC, I 0 , y una pequea seal de componente AC, i 1 (t ) :

i (t ) = I 0 + i 1 (t )

(1.40)

En esta baja frecuencia se presenta una conductancia dinmica definida por:

g0 =

q
I
kT 0

(1.41)

La resistencia dinmica vendr dada por:

1 kT
r0 =
=

g0

iD (mA)

(1.42)

qI 0

2,0

Tangente en Q

1,8

Pendiente = 1
r4
id (t)

1,6
1,4
1,2
1,0

ID

0,8
0,6
0,4
0,2
0

vD
0,55

0,60

0,65
VD0

0,70

0,75

0,80

vD (V)

vd (t)

Figura 3.29 Respuesta del diodo a una pequea seal AC

71

Modelo de pequea seal a alta frecuencia

El circuito equivalente del modelo de pequea seal a alta frecuencia se presenta en
la figura 30. Consiste en una resistencia dinmica, una capacitancia de transicin y una
de difusin, todas en paralelo entre s.

CT

CD

r0

Figura 3.30 Modelo de pequea seal y alta frecuencia de la juntura PN

Sabemos que el voltaje en el diodo es V D en ausencia de v (t ) , de este modo la corriente DC del diodo ser:

ID = ISe

VD
VT

Cuando se aplica la seal AC v (t ) , la seal queda:

v D (t ) =V D +v (t )

(1.43)

(1.44)

La seal de corriente ser del siguiente modo,

De aqu se puede apreciar que,

I D (t ) = I S e

V D +v
VT

(1.45)

vD
VT

(1.46)

I D (t ) = I S e

Si la amplitud de la seal v D (t ) se conserva lo suficientemente pequea de modo que:

vd
1
nVt

(1.47)

Entonces podemos expandir el exponencial de la ecuacin en una serie y truncar la

serie de los dos primeros trminos para obtener la expresin aproximada,

i D (t ) = I D 1 +

vD

VT

(1.48)

Esta aproximacin se conoce como aproximacin de pequea seal. Es vlida para

seales con amplitudes menores a 10mV.

72

Despus de una manipulacin algebraica tenemos un parmetro muy importante del

diodo que es la resistencia del diodo a pequea seal, que viene dada por,

rd =

Celda solar

nVt
ID

(1.49)

Una celda solar es una juntura PN en la cual la excitacin de los portadores es hecha
por una fuente externa de energa, usualmente la luz solar, utilizada para generar potencia elctrica. En otras palabras una celda solar convierte energa solar en potencia elctrica. El diseo de la mayora de celdas solares es elaborado en funcin de la eficiencia y
en maximizar la produccin de energa. En este caso se aprecia la operacin de la celda
solar utilizando una simple juntura PN. La operacin de la celda solar est basada en la
generacin de pares de huecos de electrones en la regin de transicin, y la separacin de ambos tipos de portadores por el campo elctrico de la juntura. Si por ejemplo,
observamos la figura 31, asumiremos que la iluminacin uniforme del sol genera G pares
de huecos de electrones por centmetro cbico y por segundo, en cualquier lugar del
material semiconductor. Usando las notaciones Lp y Ln, vemos que la regin se extiende
desde Lp a Ln y la polarizacin aplicada es Va.
En donde despus de un complejo desarrollo matemtico obtenemos la expresin
para la corriente en nuestra juntura o nuestra celda para este caso.
(1.50)

I = (J p + J n )

En donde J n y J p son las densidades de corriente de electrones y huecos, respectivamente. Destacando cada uno de los elementos de la ecuacin, tenemos la siguiente forma.
D
I = p
Lp

p-type

qVa

Dn qV

kT
pn 0 e 1 pG +
n p 0 e kT 1 nG

Ln

(1.51)

W0

- -- - - + +
+
- - - -- - - +
+
- - -x p0

n-type

x n0

Figura 3.31 Geometra de una celda solar simple

73

Diodos PiN
Este tipo de diodo consiste en una regin intrnseca en medio de una regin P y otra
regin N, tal como lo muestra la figura 32. En la prctica la regin i es bastante delgada,
tanto hacia el lado P como hacia el N.

Figura 3.32 Estructura del diodo PiN.

La densidad de corriente viene dada por:

J=

qn 'W
0

(1.52)

En donde q es la carga, n es la concentracin promedio de electrones inyectados, W

el ancho de la zona intrnseca, y 0 es la duracin de los portadores.

Modelo PSPICE del Diodo

odos los dispositivos de PSpice utilizan modelos matemticos y parmetros del

modelo para determinar sus caractersticas.En el caso de los dispositivos pasivos
(R, C y L), los parmetros del modelo son sencillos y no muy numerosos.

En contraste, los dispositivos activos, como los diodos, disponen de modelos

ms sofisticados y complejos con un mayor nmero de parmetros, que pueden modificarse segn sea necesario.
El diodo se puede modelar de distintas formas segn el modelo matemtico escogido
y los lmites del modelo. En la Figura 3.33 se muestra la configuracin usada para un modelo de gran seal y en la Figura 3.34 se muestra un modelo para pequea seal.
Estos diodos tienen aplicaciones de fotodetectores (polarizados inversamente), incluyendo la deteccin de rayos X.

74

A
RS
A

ID
D1

VD

CD

ID

_
K

K
Figura 3.33 Modelo PSpice de gran seal

En el modelo de gran seal el diodo es modelado con una fuente de corriente, un condensador que simula la capacitancia de juntura y su resistencia en serie exhibida en el modelo.
En el modelo de pequea seal los modelos se hacen ms complicados de acuerdo con
la simulacin, en caso de que no se especifique parmetros PSpice los coloca por defecto.

A
RS
+
VD

CD

RD

K
Figura 3.34 Modelo PSpice de pequea seal.

75

Simulacin de semiconductores

os programas de simulacin basan sus clculos en modelos fsicos de los semiconductores. Por lo general las entradas de simulacin que se consideran son
el tipo de material, dispositivo, dimensiones, dopaje y condiciones de operacin.
Basado en esta informacin, el simulador calcula el campo elctrico dentro del
dispositivo y predice la concentracin de portadores en las diferentes regiones del dispositivo.
Los simuladores tambin pueden predecir comportamientos transitorios que incluyen
caractersticas corriente- voltaje y ancho de banda. Existen tres formas de aproximacin
de los simuladores, la clsica, la semiclsica y la cuntica.

Simuladores basados en aproximacin clsica

La aproximacin clsica est basada en la solucin de las ecuaciones de Poisson y de
conservacin de carga. Para desarrollar este modelo se hacen ciertas suposiciones para
resolver la ecuacin de transporte de Boltzmann:
1. La temperatura de los portadores es la misma a travs del dispositivo y es igual a
la temperatura Lattice.
2. Existen condiciones de cuasi-estabilidad.
3. El camino libre promedio de los portadores debe ser menor que la distancia sobre
la cual el cuasi nivel de Fermi est cambiando por kT/q.
4. La concentracin de impurezas es constante o vara muy lentamente a lo largo del
camino libre promedio de los portadores.
5. Las bandas de energa son parablicas.
6. La influencia de las condiciones de frontera son insignificantes.
Para propsitos generales, an bajo estas suposiciones y limitaciones del modelo, los
simuladores basados en la aproximacin clsica generan resultados muy precisos.
Las ecuaciones que deben resolverse se reducen bastante, bajo la consideracin de que
se est en condiciones de cuasiestabilidad, dado que la longitud de onda de operacin es
mucho mas larga que las dimensiones del dispositivo. Entonces, las ecuaciones de Maxwell
se pueden reducir a la forma de Poisson que es ms familiar, para medios no homogneos:
( ) =

(1.53)

En donde denota el potencial de la regin a simular, la permitividad del medio y

la carga encerrada por este medio.

De la ecuacin de Maxwell, se deriva la ecuacin de continuidad de corriente para

medios homogneos:
n
. J n q
= +qu
t

76

(1.54)

En donde,
Tambin sucede que:
En donde,

J n = q n E + qDn .n

(1.55)

J p = q p pE + qD p . p

(1.57)

p
. J p + q
= qU
t

(1.56)

Para medios no homogneos, el trmino correspondiente al campo elctrico en las

expresiones de corriente, es modificado en trminos de la densidad de estados no uniforme y la variacin de las bandas de valencia.
En la aproximacin clsica el objetivo es calcular el potencial y la distribucin de portadores dentro del dispositivo, por tanto, la ecuacin de Poisson se resuelve para encontrar el potencial dentro del dispositivo. Posteriormente la distribucin de campo elctrico
se usa para la resolucin de la ecuacin de continuidad de corriente, para obtener la distribucin de portadores y las densidades de corrientes. Por lo general las movilidades de
portadores y los coeficientes de difusin dependen del campo y la geometra de trabajo.
Las condiciones de frontera para resolver estas ecuaciones son las que determinan la
solucin del problema. Para contactos de tipo ohmico, se asume que las velocidades de
recombinacin son infinitas y que el espacio de carga es neutral. De esto se deriva que
para un material tipo p, las condiciones de frontera ohmica se convierten en:
=V apl +

n
kT
lnln ie
q
p

N + N 2

A
p = D
+ nie2

n=

nie2
p

(1.58)

N + N A
D

(1.59)

(1.60)

+
V
En donde apl es el voltaje aplicado, k es la constante de Boltzmann, N D es la con
centracin de impurezas de donadores y N A la de aceptores.

Para contactos de tipo Schottky, las condiciones de frontera toman la siguiente forma:
=V apl +

EG
2

EG
2 B

n = nie exp

kT

(1.61)

(1.62)

77

En donde E G es la banda de Valencia y B es la barrera de potencial. Para otras fronteras sin flujo de corriente las condiciones de frontera se expresan de la siguiente manera:
n p
=
=
=0
n n
p

(1.63)

En donde n y p son los cuasi niveles de Fermi de electrones y huecos respectivamente.

Los mtodos de solucin de estas ecuaciones son mtodos numricos. El primero

que se utiliza es el mtodo de diferencias finitas (FDM), y el segundo es el mtodo de
elementos finitos (FEM).
Con FDM la regin a simular se divide en reas rectangulares o triangulares para
casos bidimensionales, o en cubos y tetraedros para casos tridimensionales. Las esquinas o vrtices se consideran nodos. Las ecuaciones diferenciales son modificadas
usando aproximaciones de diferencias finitas, y se construye una matriz de ecuaciones.
Estas ecuaciones se resuelven iterando solo en esos nodos. Las tcnicas de solucin
ms usadas son las de Gauss-Seidel /Jacobi o los mtodos de Newton. El FDM tiene la
desventaja de requerir ms nodos que el FEM en la misma estructura. La ventaja es que
requiere de menos memoria computacional para la solucin que el FEM.
En el FEM la regin a simular se divide en cuadrados o tringulos para el caso bidimensional o en tetraedros para casos tridimensionales. Las ecuaciones en el FEM son
modificadas multiplicndolas por una funcin de forma e integrndolas sobre la regin
simulada. El resultado de un nodo es la adicin de todas las soluciones posibles.

Simuladores basados en aproximacin semiclsica

La aproximacin semiclsica est basada en la ecuacin de trasporte de Boltzmann
(BTE) que se puede escribir como:

df f
q
=
+v .r
dt t
h

( 2 )

t coll

E .k f =

(1.64)

En donde f representa la distribucin de portadores en el volumen para cualquier

tiempo t, v es la velocidad de grupo, E es el campo elctrico y q y h son la carga del
electrn y la constante de Planck, respectivamente.
La BTE es una simplificacin de la ecuacin de Liouville Von Neumann para la matriz de densidad.

Las suposiciones que se deben hacer para resolver este tipo de problemas son las siguientes:
1. Las interacciones entre portadores se consideran muy dbiles.
2. Las partculas no ganan energa del campo elctrico durante las colisiones.
3. La probabilidad de dispersin es independiente del campo elctrico.
4. Se desprecian los efectos del campo magntico.
5. No existe interaccin entre electrones en el trmino de las colisiones.
6. El campo elctrico varia muy lentamente, por ejemplo el campo elctrico se considera constante para un paquete de ondas que describen el movimiento de una partcula.

78

7. La nube de electrones y huecos no se degenera.

8. Se aplican teora de bandas y teoremas de masa efectiva a los semiconductores.
El proceso de solucin del problema empieza por resolver la ecuacin de Poisson
para obtener el campo elctrico dentro del dispositivo, posteriormente usando la tecnica
de Monte Carlo (MCT), se resuelve la BTE para obtener la funcin de distribucin de
portadores f .

Con esta funcin se pueden calcular las corrientes de electrones y portadores, a partir
de las siguientes integrales:
k

J n = q vf (r , k ,t )d 3k

(1.65)

J p = +q vf (r , k ,t )d 3k

(1.66)

Simuladores basados en aproximacin cuntica

La simulacin con esta aproximacin se basa en la solucin de la ecuacin de onda
de Schrodinger (SWE), que en su versin independiente del tiempo se escribe de la siguiente manera:

( 2 ) + (E
h

2m

+ qV )n = 0

(1.67)

n corresponde a la funcin de onda de la banda n cuyo mnimo valor de

energa es E n , V es el potencial de la regin, m es la masa de la partcula, h y q son la
Donde

carga del electrn y la constante de Planck, respectivamente.

Con esta aproximacin la distribucin de potencial dentro del dispositivo se calcula

con la ecuacin de Poisson. Este potencial se usa despus en la SWE para encontrar el
vector de onda de los electrones, para luego encontrar la distribucin de portadores con
la siguiente expresin:

n = N n n
n

(1.68)

Siendo N n la distribucin en la banda n .

Esta concentracin se usa de nuevo en la ecuacin de Poisson y nuevos valores de

funcin de onda, energa mnima y n son calculados. Este proceso se repite hasta encontrar una solucin auto consistente. El ltimo vector de onda se usa para encontrar la
matriz de dispersin, y despus con el MCT se encuentra la distribucin de portadores y
las densidades de corriente.

Paquetes de simulacin disponibles

La aproximacin clsica es la ms utilizada dado que es la ms fcil de implementar
y es la que ms rpido se resuelve. Los paquetes basados en este tipo de aproximacin
ms populares, en dos dimensiones son: FEDAS, HESPER, PISCES-II, PISCES-2B, MI-

79

NIMOS y BAMBI; y en tres dimensiones estn: TRANAL, SIERRA, FIELDAY, DAVINCI, y

CADDETH. Los dispositivos de gran tamao, en los que los portadores viajan lejos de las
fronteras, se pueden simular en aproximaciones de una sola dimensin.

Simulacin de semiconductores

l diodo posee distintos parmetros segn el modelo. PSpice ofrece los siguientes para un diodo tipo DbreaK:

Nombre

Parmetro

Unidad

Valor
configurado

IS

Corriente de saturacin

1,00E-14

1,00E-14

RS

Resistencia parasita

10

Coeficiente de emisin

TT

Tiempo de transito

seg

0,1NS

CJO

Capacitancia de agotamiento

2PF

VJ

Potencial de juntura

0
1

Coeficiente de graduacin

0.5

0.5

EG

Energa de activacin

1.11

1.11

XTI

eV

Exponente de temperatura

BV

Voltaje de ruptura

IBV

Corriente de ruptura

Valor
tpico

0.6

50
1E-10

Figura 3.35 Modelo PSpice de pequea seal.

En el editor de modelo se cambia los parmetros al valor deseado y el ajuste se observa en

la grafica en la parte superior del editor (Figura 3.36); son varias las graficas de acuerdo con
las variables a representar o las que se deseen examinar.

80

Figura 3.36 Editor de modelo del diodo en Orcad PSpice

Simulacin de la juntura PN tomando

como base el diodo 1N4148

ediante el simulador Orcad se examinarn las curvas caractersticas del

diodo. Se escoge un diodo comercial como el 1N4148 el cual se polariza
con una fuente DC y resistencia, implementando el circuito de la figura
3.37.
R1

Vanodo

1k

0Vdc

V1
D1
D1N4148

_
0

Figura 3.37 Circuito de prueba del diodo

81

En la Figura 3.38 se hace un barrido DC del voltaje en el diodo versus la corriente que
lo atraviesa y en la Figura 3.39 se ve aumentada la zona de polarizacin directa.
(A) juntura (active)

40mA

30mA

20mA

10mA

0A

-10mA

-20mA
-120V

I(DI)

-100V

-80V

-60V
-40V
V(Vanodo)

-20V

-0V

20V

Figura 3.38 Curva caracterstica del diodo 1N4148

(A) juntura (active)

500uA

400uA

300uA

200uA

100uA

0A
0V I(DI) 100mV

200mV

300mV
400mV
V(Vanodo)

Figura 3.39 Polarizacin directa del diodo

82

500mV

Simulacin efecto Zener en el diodo

n esta simulacin se muestra el efecto Zener del diodo 1N750, que es un diodo
de 4.7V y que se usa generalmente para la regulacin de voltajes entre los
nodos del diodo; adems se hace variar la temperatura de operacin del diodo
para ver los efectos que tienen en la respuesta del diodo.

R1

Vz

500

0Vdc

V1

D2
D1N750

_
0

Figura 3.40 Curva caracterstica del diodo 1N4148

83

(A) juntura (active)

0A

-10A

-20A

-30A

-40A
-6.0V

I(D2)

-5.0V

-4.0V

-3.0V

-2.0V

-1.0V

0V

-V(Vz)
Figura 3.41 Curva caracterstica del diodo 1N4148
(A) juntura (active)

0A

-5.00mA

-10.00mA

-15.00mA

-19.92mA
-4.779V

-4.700V
I(D2)

-4.600V

-4.500V
-V(Vz)

-4.400V

-4.279V

Figura 3.41 Variacin de la curva Voltaje Vs. Corriente, ante variaciones de temperatura del diodo de -50C
a 50C en incrementos de 25C

84

CAPULO

El MOSFET

Introduccin

l transistor BJT es un dispositivo de tres terminales, en el que una terminal

controla el flujo de corriente entre las otras dos. El transistor MOSFET (Transistor de efecto de campo metal-oxid semiconductor) (por sus siglas en ingles Metal-Oxide-Semiconductor Field Effect Transistor), tiene su mecanismo
de control de corriente basado en un campo elctrico establecido por la tensin aplicado a la terminal de control.
Estos dos tipos de transistores tienen un rango de aplicaciones similares y principalmente presentan en comn la impedancia de entrada elevada (aunque es mayor en los
MOSFET) y el empleo como amplificadores de seal AC.
TRANSISTOR BJT

MOSFET

METAL - XIDO
EFECTO DE
TRANSISTOR
SEMICONDUCTOR
CAMPO
Figura 4.1 Esquema de las principales aplicaciones de los transistores y MOSFETs

TRANSFER

RESISITOR

Los principales apartes de la historia de los MOSFETs son:

-

-

-

Estn basados en el principio de efecto de campo presentado en 1925 por JuliusLillienfeld.

Uso de un campo elctrico para controlar corriente entre dos terminales.
Fue patentado en 1928 por Lillienfeld.
Implementacin posible en los 60s.
Teora de escalamiento = miniaturizacin. Ver Figura 2.2
60s, Robert Dennard.
Transistor ms utilizado (ms de 80% del mercado).
Base de la industria microelectrnica.

Figura 4.2 Miniaturizacin del transistor a travs de los aos1

1 www.itrs.net

87

Definicin

l MOSFET es un dispositivo de cuatro terminales: compuerta, fuente, drenaje y

substrato. Es un dispositivo UNIPOLAR, dado que la corriente de conduccin involucra slo un tipo de portador de carga (electrones canal n, o huecos canal p).

Fsicamente consiste en dos regiones semiconductoras fuertemente dopadas (SFuente y D-Drenador) separadas por una regin semiconductora de tipo complementario (BSubstrato), un aislante y un electrodo sobre dicha regin (G-Compuerta). Ver Figuras 4.3 y 4.4
El aislante elctrico empleado es normalmente dixido de silicio ( SiO 2 ) con un espesor de 0.02 a 0.1m. El ancho del canal W se encuentra en el rango de 2 a 500 m,
mientras que el largo del canal L vara entre 0.1 a 10 m. Dispositivos con menor largo del
canal son empleados en el diseo de circuitos integrados de alta velocidad2
Drenador (D)

Compuerta (G)

Fuente (S)

Polisilicio

Dioxido de Silicio - SiO2

SiO2

Polisilicio +
Substrato (Si dopado)
Difusin (Si de dopado
complementario al substrato)

Substrato (B)

Figura 4.3 Seccin de un MOSFET

Drenador (D)

Compuerta (G)

Fuente (S)

(W)
Ancho de canal
(L)
Largo de canal
Substrato (B)
Dioxido de Silicio - SiO2
Polisilicio +

X (Profundidad
de canal)

Substrato (Si dopado)

Difusin (Si de dopado
complementario al substrato)

Y (Largo de canal)
Z (Ancho de canal)

Figura 4.4 Vista espacial del MOSFET

2

88

Sedra, Adel. Smith, Kenneth. Circuitos Microelectrnicos. McGraw Hill. Capitulo 5.

Principio de Funcionamiento del MOSFET

La corriente de arrastre que fluye entre fuente y drenador se controla variando la tensin en el electrodo de compuerta.La corriente fluye en direccin longitudinal entre drenador y fuente porel canal, el cual la limita por las caractersticas fsicas de largo y ancho.

Transistores NMOS y PMOS

E al semiconductor
aplicando voltaje de
compuerta
Controla la resistencia entre
fuerte y drenador
Compuerta aislada de la
superficie del silicio por
SiO2
Compuerta (G)
Fuente (S)
Drenador (D)
Polisilicio

SiO2

Substrato (B)
Figura 4.5 Funcionamiento del MOSFET

Figura 4.6 Seccin transversal del MOSFET

89

NMOS
Compuerta (G)

Drenador (D)
+

Fuente (S)
_

Compuerta (G)

Drenador
(D)
_

Polisilicio P+

Polisilicio N+

n+
P

n+

p+
N

Substrato (B)

Fuente (S)
+

p+

Substrato (B)

Figura 4.7 Seccin de Transistores NMOS (izquierda) y PMOS (derecha)

Flujo de corriente: de drenador a fuente.

Drenador es regin n+ conectada al potencial ms alto.
Se forma canal tipo N entre drenador y fuente.
Flujo de corriente debido a electrones

PMOS

Flujo de corriente: de fuente a drenador.

Drenador es regin p+ conectada al potencial ms bajo.
Se forma canal tipo P entre drenador y fuente.
Flujo de corriente debido a huecos.

Polarizacin y Regiones de Operacin

Existen varias regiones de operacin para los MOSFETs que dependen de los potenciales que se apliquen a las terminales de compuerta y drenador respecto a la terminal de fuente.
Desde el punto de vista del potencial de superficie VGS :
Banda plana
Transistor apagado:Corriente0
Acumulacin
Agotamiento
Inversin
Inversin dbil
Transistor encendido: Corriente0
Inversin fuerte
Desde el punto de vista de VDS en comparacin con VGS
Regin de Corte
Transistor apagado : Corriente0
Determinado por VGS
Regin lineal
Regin de saturacin
Transistor encendido : Corriente0

90

MOSFET de enriquecimiento
Estructura

n las Figuras 4.8 y 4.9 se muestra la estructura fsica del MOSFET de canal
n. El transistor est fabricado por un sustrato tipo p, dos regiones de tipo n
fuertemente contaminadas, una delgada capa de dixido de silicio, el cual es
un excelente aislante elctrico y por un deposito de metal en la capa superior
del xido para formar el electrodo de compuerta del dispositivo. Tambin se hacen contactos metlicos para la regin de fuente, la regin de drenador y el substrato. De esta
forma aparecen cuatro terminales: el terminal de compuerta (G), el terminal de fuente
(S), el terminal de drenador (D) y el terminal del substrato (B).
xido de
compuerta
Contacto
de fuente

Metalizacin de
compuerta

Campo de
xido

Fuente n+

Contacto de
drenador

Drenador n+

OX
Substrato
tipo b

Canal

Figura 4.8 Estructura del MOSFET de enriquecimiento

Drenador Compuerta Fuente

w

Conductor
Aislante

Substrato semiconductor dopado tipo - p

Figura 4.9 Estructura espacial del MOSFET de enriquecimiento

91

Operacin sin tensin aplicada a la Compuerta

Sin tensin aplicada a la compuerta se forman dos diodos conectados en oposicin
(espalda con espalda) entre drenador y fuente, uno de estos diodos est formado por la
unin pn entre la regin de drenadory el substrato tipo p y el otro diodo se forma por la
unin pn entre el substrato tipo p y la regin n de fuente. Estos diodos impiden la conduccin de corriente de drenador a fuente cuando se aplica unatensin VDS

Creacin de un canal de circulacin de corriente

VSB = 0
S

VGS > Vth

G

VDS = 0
D
ID = 0

n+

n+

Substrato tipo p
B
Figura 4.10 Canal de circulacin de corriente

Considerando el caso descrito en la Figura 4.10, se conectan el drenador y fuente a tierra

y se aplica unatensin positiva a la compuerta. La tensin positivaen la compuerta, ocasiona
en primera instancia, que los huecos libres sean repelidos de la regin del sustrato bajo la
compuerta, por tanto este empuje hacia debajo genera una regin agotada de portadores.
Por la misma razn, la tensin positiva de compuerta atrae electrones de las regiones
n+ de compuerta y drenador hacia la regin del canal. Cuando un nmero suficiente de
electrones se acumula cerca de la superficie del sustrato bajo la compuerta, se crea en
efecto una regin n que conecta las regiones de fuente y drenador como se indica en la
Figura4.11. Ahora si se aplica unatensin entre drenador y fuente, circula corriente por
esta regin n inducida, llevada por los electrones mviles. Esta regin n inducida se denomina canal. Consecuentemente, el MOSFET de la Figura 4.10 se denomina MOSFET
canal n o transistor NMOS.
El valor de VGS en el cual un nmero suficiente de electrones mviles se acumula
en la regin del canal para formar un canal conductor se denomina tensin de umbral o
tensinThresholdy se denomina Vth , este valor es controlado durante la fabricacin del
dispositivo y por lo general es de1 a 3V.

92

Aplicacin de un pequeo V DS

VGS > Vth

G

VSB = 0

VDS = 0
D
ID = 0

n+

n+
Canal n Inducido
Substrato tipo p
B

Figura 4.11 Transistor NMOS con

VGS > Vth y con una pequeatensin aplicada VDS 3

Al inducirse un canal aplicamos unatensin positiva VGS Sentre fuente y drenador

como se muestra en la Figura 4.11. Primero se considera el caso donde VDS es pequeo

(0.1 a 0.2V). La tensin VDS hace que circule una corriente I D por el canal n inducido. La
corriente es llevada por electrones que se desplazan de fuente a drenador.La magnitud
de I D depende de la densidad de electrones del canal que a su vez depende de la magnitud de VGS .

En la Figura 4.12 observamos que el MOSFET opera como resistencia lineal cuyo
valor est controlado por VGS , su resistencia es infinita para VGS Vth y su valor decrece a
medida que VGS excede a Vth .

ID(mA)

0,5
VGS = Vth+4v

0,4

VGS = Vth+3v

0,3

VGS = Vth+2v

0,2

VGS = Vth+1v

0,1

VGS Vth

0
0

50

50

100

Figura 4.12 Curvas caractersticas

150

200

VDS (mV)

ID - VDS del MOSFET

3 Caratteristiche dei Mosfet. Fuente: http://vlsi.die.uniroma1.it/centurelli/lez15.pdf

93

Operacin a medida que

VSB = 0
S

VGS > Vth

G

VDS

aumenta

VDS = 0
D
ID = 0

n+

VGS > Vth

G

VSB = 0
S

ID = 0

n+

n+

VDS = 0
D

n+

Substrato tipo p

Substrato tipo p
B

Figura 4.13 Operacin del MOSFET con

VDS en aumento

Como vemos en la Figura 4.13, VDS Saparece como cada de tensin a lo largo del
canal desde fuente a drenador y la tensin aumenta de 0 a VDS .Entonces la tensin entre

la compuerta y puntos situados a lo largo del canal disminuye de VGS en fuente a VGS V DS
en el extremo del drenador.
S

Canal

VDS VGS - Vth

VDS

VDS = 0

Figura 4.14 Incremento de VDS causa disminucin en la profundidad del canal, hasta llegar
al punto de estrangulamiento cuando V = V V
DS

GS

th

A medida que V DS aumenta el canal se hace ms estrecho y su resistencia aumenta

(Figura 4.14). Entonces la curva I D V DS no contina recta si no que se dobla. Cuando
la profundidad del canal disminuye casi a cero se dice que el canal est estrangulado.
Aumentar V DS a ms de este valor tiene poco efecto en la forma del canal, y la corriente
que pasa por el canal permanece constante al valor alcanzado para V DS =VGS Vth . La
corriente de drenador entonces se satura a este valor, y el MOSFET se dice que entra en
estado de saturacin:V DSsat =VGS Vth

Caracterizacin del MOSFET de Enriquecimiento

El MOSFET de enriquecimiento requiere de una tensin positiva entre la compuerta

y la fuente para establecer un canal. Este canal se forma por la accin de una tensin
positiva compuerta a fuente VGS , que atrae electrones de la regin del sustrato ubicada
entre el drenaje y la compuerta contaminados de tipo n. Una tensin VGS positiva provoca
que los electrones se acumulen en la superficie inferior de la capa de xido. Cuando la
tensin alcanza el valor de umbral Vth , han sido atrados a esta regin los electrones sufi-

94

cientes para que se comporte como canal n conductor. No habr una corriente apreciable

I D hasta que VGS exceda a Vth

No existe un valor I D para el MOSFET de enriquecimiento, ya que la corriente de

drenaje es cero hasta que el canal se ha formado. I D es cero para VGS = 0 . Para valores
de VGS >Vth , la corriente de drenaje se puede calcular de la ecuacin:

I D = k (VGS Vth )

(1.1)

El valor de k depende de la construccin del MOSFET y, en principio, es funcin del

largo y ancho del canal. Un valor tpico para k es 0.3mA/V 2 ; la tensin de umbral Vth , es
especificada por el fabricante.

Fuente
S

Drenaje
D

Compuerta
G

Fuente
S

Substrato

Substrato

Substrato tipo n

Substrato tipo p
S

SiO2
a) Esquema de la estructura fsica

SiO2
a) Esquema de la estructura fsica

b) Smbolo

b) Smbolo

ID (mA)

ID (mA)

VGS

Drenaje
D

Compuerta
G

VGS = 5V

VGS = -5V

VGS1 < VGS

VGS1 < VGS

VGS2 < VGS1

VGS2 < VGS1

VGS3 < VGS2

VGS3 < VGS2

-VGS

VT

VDS (V)

c) Caractersticas de trasferencia e ID - VGS

-VT
c) Caractersticas de trasferencia e ID - VGS

-VDS (V)

Figura 4.15 MOSFET de enriquecimiento de canal n (izq.) y MOSFET de

enriquecimiento de canal p (der.).

Modos de Operacin
1.
2.

FF: VGS <Vth donde Vth es la tensin de umbral. No hay conduccin entre drenaje
O
y fuente. Pequea corriente de fuga no considerable.
RIODO o REGIN LINEAL: VGS >Vth y V DS <VGS Vth . Flujo de corriente entre deT
naje y fuente. El MOSFET opera como resistencia controlada por tensin en compuerta. La corriente de drenaje a fuente es:

I
=

nC ox W
2(V V )V
2 L

V 2

(1.2)

Donde n es la movilidad, W el ancho del canal, L el largo del canal y C ox la capacitancia en la compuerta.

95

3.

ATURACIN: VGS >Vth y V DS >VGS Vth . La corriente en drenaje es relativamente

S
independiente de la tensin en drenaje, siendo controlada por la tensin en la
compuerta. Una aproximacin de 1er orden se muestra a continuacin:

ID =

2
nC ox W
VGS Vth )
(
2 L

(1.3)

Caractersticas Tensin-Corriente

El MOSFET de enriquecimiento puede ser modelado simplemente como un interruptor o switchen el cual la corriente puede fluir en cualquier direccin. El modelo que se describe a continuacin es til para la lgica y tiempos en la simulacin del comportamiento
de un circuito integrado MOS.
Existen muchos modelos que permiten la simulacin de circuitos integrados MOS que
consideran o no cierta clase de diferentes parmetros. El siguiente anlisis del comportamiento del transistor se hace con referencia al primer y ms simple modelo utilizado en
Pspice. Uno de los parmetros ms importantes para un transistor corresponde al tiempo
de trnsito , de un portador (un electrn si es un MOSFET canal n o un hueco si es un
MOSFET canal p) para pasar de la fuente al drenaje.

Fuente

Compuerta

Drenador

L
Canal
Figura 4.16 Modelo de un transistor MOSFET

Considerando la Figura 4.16 del MOSFET tendramos que simplemente = L donv

de v es la velocidad promedio del portador de carga.

Bajo condiciones normales, podemos calcular la velocidad promedio v de un portador

de carga. Si no hay tensin aplicada entre fuente y drenaje por el canal, entonces la velocidad es 0. Si existe un campo elctrico en la regin del canal, los portadores de carga
tendran una aceleracin que corresponde a a = eE , donde e es la carga del portador, E
m
es la magnitud del campo elctrico aplicado y m es la masa del portador. Para portadores
de carga libres. Es importante considerar las colisiones (inelsticas) que tienden a frenar
al portador de carga. Asumiremos c el valor como el tiempo entre colisiones. Segn esto
tenemos que:
1
2

v = a c =

96

eE
= E
2m c

(1.4)

El parmetro es denominado movilidad. Se han determinado estos valores tanto para elec2
trones como para huecos, los cuales son: 750cm 2 s y 250cm s para el silicio.
e
p
V
V
De lo anterior tenemos que el tiempo caracterstico corresponde a:

Si

L L
L2
=
=
v E V DS

E = V =

(1.5)

V DS
L

(1.6)

El modelo para determinar la corriente que fluye por el canal y la impedancia del mismo se muestra en la Figura 4.17.
VGS
Metal

Oxido

+ +++++

-------

Figura 4.17 Modelo del MOSFET para determinar la corriente que fluye por el canal

Tenemos que: Q = C (VGS Vth ) donde C es la capacitancia formada entre la compuerta y el sustrato. Esta capacitancia puede modelarse como la de placas paralelas. Por lo
tanto nos queda que:

LW
(VGS Vth )
D

Q =

(1.7)

Donde L y W son el largo y ancho del canal, D es la distancia entre la compuerta y el

sustrato, y es la permitividad del material (4.2co para el silicio).
La corriente que fluye por el canal es:

I DS =

Q W
=
(V V )V
C
LD GS th DS

(1.8)

Si asumimos que el campo elctrico es uniforme en todo el canal. Un anlisis ms

complejo determina que:

En la regin lineal y

I DS =

W
2(VGS Vth )V DS V DS2

2LD
I DS =

2
W
VGS Vth )
(
2LD

(1.9)

(1.10)

97

En la regin de saturacin la impedancia del canal se puede determinar as:

Z=

V DS
2LD
2L2
=
=
I DS W (VGS Vth ) V DS C G (VGS Vth ) V DS

(1.11)

Si el transistor est en la regin activa y

Z=

En la de saturacin.

2
2LV
DS

(1.12)

C G (VGS Vth )

Podemos calcular tambin la constante de tiempo CG para un transistor que carga la

compuerta de otro transistor idntico. Este tiempo es muy importante para un dispositivo
lgico ya que corresponde al gatedelay o retraso de tiempo en compuerta:

CG = RC G =

2
2LV
DS

(VGS Vth )

(V

2V DS2

GS

(1.13)

Vth )

Para VGS =V DS y Vth = 0.2Vds tenemos que: CG = 3.1 , asumiendo que el transistor que
provee la carga est en saturacin.

V DS

A continuacin se muestra la grfica de corriente DS contra tensin

valores de corriente de compuerta aplicada (Figura 4.18).

ID (mA)
VDS VGS - Vth
Regin
Triodo

18
16

VDS VGS - Vth

Regin de
saturacin

VGS = Vth + 8V

14
12

VDS = VGS - Vth

10
8

VGS = Vth + 6V

6
4

VGS = Vth + 4V

VGS = Vth + 2V
2

8 10 12 14 16 18

VDS (V)
VGS Vth (Zona de corte)

Figura 4.18 Curva caracterstica

98

IDS - VDS del MOSFET de enriquecimiento

para varios

Entonces tenemos tres estados para la corriente, que son:

I DS

VGS <Vth
0
2
W
V DS
0 <V DS <VGS Vth
=
(VGS Vth )V DS
2
LD
2
W
VGS Vth ) 0 <VGS Vth <V DS
(
2LD

Realmente en la regin de saturacin, la corriente I DS no es completamente inde-

pendiente de la tensin V DS , parcialmente porque V DS vaca los portadores de carga del

pozo. Este efecto disminuye el largo efectivo del canal y adems agrega portadores de
carga al canal como se ve en la Figura 4.19.
Estos efectos son modelados por el parmetro , factor de modulacin del largo del
canal. Incluyendo esto tenemos la expresin de la corriente de la siguiente forma:

I DS =

2
W
VGS Vth ) (1 + V DS )
(
2LD

(1.14)

+VDS

++++++

Figura 4.19 Efecto de

+ + +
_
_ ++
_ +
N
_ +
_ +

VDS sobre el canal, disminuye el largo efectivo y agrega portadores de carga

Inicialmente, si no hay carga aplicada a la compuerta, la fuente y el drenaje son separados por uniones PN no polarizadas y no hay corriente que pueda fluir entre las regiones.
(La impedancia en estado OFF o apagado del transistor est del orden de Mega-ohms).
Cuando una carga es aplicada a la compuerta, los portadores son atrados desde el
sustrato hacia el canal como se muestra en la Figura 4.20.
VGS

+VDS

++++ ++++

-----++++
+++
+

Regin de Agotamiento

Figura 4.20 Regin de vaciamiento

99

El grueso de la regin de agotamiento o vaciamiento X d puede ser calculado como

funcin del potencial electrosttico S . Para los transistores tipo P, la capa de agotamiento se hace al desplazar hacia abajo los huecos mviles.
El nmero de huecos dQ corresponde a:

(1.15)

dQ = q ( N P )dX d

El cambio del potencial en la superficie S es:

d S = X d dE =

Integrando y despejando X d obtenemos:

X d dQ qN P X d
dX d
=
Si
Si

2
X D = Si S F
qN P

(1.16)

(1.17)

Donde Si es la permitividad del silicio, q es la carga de un portador, N P es la densidad de iones tipo P en el sustrato y F corresponde a la constante de integracin. La
carga por unidad de rea en el canal es:
1

Q = qN P X d = 2qN P Si S F 2

(1.18)

= F
. Para calcular esta tensin debemos
La tensin Threshold se define como S
saber la concentracin de portadores N en el sustrato mediante la siguiente expresin:
F =
F =

KT lnln ni
q NP

(1.19)

KT lnln N N
q
ni

(1.20)

Si el sustrato no est polarizado entonces (S = F ) y

1

Cuando est polarizado

Q BO = 2qN P Si 2F 2

(1.21)

S = 2F +V SB

(1.22)

Q B = 2qN P Si 2F +V SB

100

1
2

(1.23)

Entonces la tensin Vth corresponde a:

Vth = GC 2F

Donde

QB Qox

C ox C ox

(1.24)

GC = F (substrato ) F (compuerta )

(1.25)

Tensin que representa la diferencia de materiales del substrato y la compuerta; Qb / C ox

corresponde a la capa de agotamiento y Qox / C ox es la prdida debida a impurezas.

Despejando con la intencin de dejar este Vth en trminos de V SB (tensin de polarizacin del sustrato) podemos llegar a la siguiente expresin:

Vth =VthO + 2F +V SB 2 2F 2

Donde

(1.26)

(1.27)

2q Si N P 2
=

C ox

El parmetro VthO es la tensin inicial de umbral y es llamado factor coeficiente de

efecto de cuerpo.

La Figura 4.21 muestra la zona segura de operacin, entendida como la regin en la

que se evitan prolongados tiempos de respuesta y switcheo.

ID

Potencia Lmite

Limitado
por RDS

10uS
1mS
100mS
DC
VDS
VDS mx

Figura 4.21 Zona segura de operacin del MOSFET

101

Simulaciones
Tensin Threshold y Corriente de Saturacin para un MOSFET tipo n de enriquecimiento. El esquemtico implementado en Pspice se muestra a continuacin:
0
0V
- V1
+ 15Vdc
R2
1
R1 M6
V1 = 15V
V2
+ 1K IRF150
V2 = -15V
TD = 0.0001 TR = 3ms
TF = 3ms
PW = 3ms
0
PER = 3ms

Figura 4.22 Simulacin MOSFET

El VGS est simulado mediante una fuente rampa de -15V a 15V en 3ms. El transistor
est polarizado mediante una fuente de 15V en drenador y una resistencia limitadora de
corriente de 1ohm. El transistor es un irf150, MOSFET de potencia. Para lograr encontrar
el Vth debemos graficar la corriente I DS en trminos de VGS . Las simulaciones respectivas
se muestran enseguida.
La tensinthreshold corresponde alatensin con la que se alimenta la compuerta en la
cual empieza a circular corriente como podemos ver en la grfica de Pspice.

Figura 4.23 Resultado de la simulacin

102

Para observar ms detalladamente estatensin ampliamos la imagen y encontramos

fcilmente que estatensin est alrededor de los 2.8 a 3V. Este parmetro est especificado para este tipo de transistor pero sabemos que podemos modificar esto y trabajar
con la informacin exacta de nuestro transistor.

Figura 4.24 Resultado de la simulacin

La corriente de saturacin se puede ver en la parte de arriba de la primera grfica y

segn nuestro esquemtico corresponde a 15mA aproximadamente. En la siguiente grfica se aprecia mejor este hecho.

Figura 4.25 Resultado de la simulacin

103

MOSFET de vaciamiento o agotamiento

n este punto se va a realizar el estudio de los transistores MOSFET de vaciamiento. El estudio, dada la gran similitud de funcionamiento con los MOSFET de
acumulacin, se limitar a la descripcin de estos transistores y su funcionamiento
desde el punto de vista cualitativo y las diferentes regiones de funcionamiento.

Empezaremos por mostrar en la Figura 4.26 los smbolos ms ampliamente utilizados

para representar a estos transistores.

D
ig
G

VGD

iD
+

+
+

ig

VDS

VGS

VGD

ig

VGS

VDS

(c)

VGS

D
iD
+

+
+

ig
B VDS

ig
S

(b

ig
S

D
ig

(a)

+
+

VGD

iD

VGD
+

iD

+
B VDS

VGS

ig
S
(d)

Figura 4.26 Smbolos y definicin de corrientes y tensiones para transistores MOSFET de vaciamiento
(a) y (b) Canal n, (c) y (d) Canal P

104

Definidas todas las corrientes entrantes se cumple:

I D + IG + I S = 0

(1.28)

V DS VGS +VGD = 0

(1.29)

Al igual que en los transistores MOSFET de acumulacin, la corriente de compuerta

en continua siempre es cero (I G = 0) . En la Fgura 4.27 se muestran las secciones trasversales de las configuraciones bsicas de los transistores MOSFET de vaciamiento. La
diferencia entre estos transistores y los MOSFET de acumulacin, es que en los MOSFET de vaciamiento en el proceso de fabricacin se depositan, bajo la puerta de xido,
impurezas del mismo tipo que el de las islas del drenador y fuente. Esto es, en un transistor MOSFET de vaciamiento canal n entre las islas de drenador y fuente (que son tipo
n+) se crea, durante el proceso de fabricacin, un canal de impurezas de tipo n. Para el
caso de un MOSFET de vaciamiento canal p, el canal que se crea durante el proceso de
fabricacin es de impurezas de tipo p. Esto hace que exista canal sin necesidad de tener
que aplicar tensin en el terminal de compuerta (VGS = 0) . Esta es la razn por la que a
este tipo de transistores se le suele conocer como transistores MOSFET normalmente
ON (sin necesidad de aplicar tensin en compuerta, si V DS = 0 existir corriente entre
drenador y fuente). Por el contrario, en los transistores MOSFET de acumulacin, como
ya se ha visto, para que exista corriente entre drenador y fuente es necesario aplicar una
tensin en el terminal de compuerta (VGS >Vth para canal n y VGS <Vth para canal p), por
ello, los transistores MOSFET de acumulacin tambin se conocen por normalmente
OFF. En algunas aplicaciones, como por ejemplo electrnica de potencia, interesa utilizar transistores MOSFET normalmente OFF ya que se debe garantizar que la condicin de conduccin sea expresamente forzada (el transistor debe permanecer cortado en
ausencia de tensin en compuerta). sta es la razn fundamental por la que en aquellas
aplicaciones donde se manejen grandes corrientes (electrnica de potencia, por ejemplo), interesa, para evitar posibles daos, que los dispositivos permanezcan cortados en
ausencia de tensin de compuerta, y por ello no se suelen utilizar ni transistores MOSFET
de vaciamiento ni JFET (recurdese que estos ltimos tambin conducen para VGS = 0 ).
Compuerta G

Compuerta G

Drenador D

Fuente S
SiO2

SiO2
n+

Substrato

SiO2
n+

B Substrato
(a)

Drenador D

Fuente S
SiO2

SiO2
P+

Substrato

Zona de canal

SiO2
P+

B Substrato

Zona de canal

(b)

Figura 4.27 Seccin transversal de las estructuras MOSFETs de vaciamiento bsicas. (a) MOSFET
canal n, (b) MOSFET canal p.

105

Al igual que en los MOSFET de acumulacin, una de las islas constituye el terminal de
drenador (D) y la otra el de fuente (S). La corriente, como se pondr de manifiesto, fluye
entre estos dos terminales y est controlada por el terminal de compuerta (G). El terminal de drenador ser aquel que drene portadores mayoritarios. Siendo los portadores
mayoritarios los electrones para el transistor canal n y los huecos para el canal p. Obsrvese que aqu tambin existen uniones pnentre drenador (D) y el sustrato (B) al igual que
entre fuente (S) y sustrato (B). Para garantizar el correcto funcionamiento del transistor
MOSFET se debe garantizar que estas uniones estn polarizadas en inverso. De nuevo,
al igual que en el caso de transistores MOSFET de acumulacin, todas las tensiones se
referirn al terminal de fuente (S): V BS ,V DS y VGS .En principio, tambin se va a suponer
que V BS = 0 (situacin muy frecuente).

Estudio cualitativo

Para ver el funcionamiento de los transistores MOSFET de vaciamiento vamos a utilizar los montajes de la Figura 4.28.
Fuente S

VGS

Fuente S

VDS

VDS

VGS
Compuerta
G

Compuerta
G

Drenador D

Drenador D
SiO2

SiO2
n+

Substrato

SiO2
n+

B Substrato
(a)

SiO2

SiO2
P+

Substrato

Zona de canal

SiO2
P+

B Substrato

Zona de canal

(b)

Figura 4.28 Estructuras y tensiones para el estudio cualitativo de MOSFETs

de vaciamiento (a) canal n, (b) canal p

Si nos referimos al transistor canal n se observa, por una parte, que la tensin entre
drenador y fuente tiene que ser positiva (V DS > 0 ) y por otra que con VGS = 0 al existir canal
la resistencia entre drenador y fuente ser pequea y, por tanto, existir corriente entre
drenador y fuente; esta corriente, definida entrante en el drenador es positiva ( I D > 0 ). Si la
tensin VGS es positiva (VGS > 0 ) esto hace que se incremente an ms la conductividad del
canal ya que esta tensin positiva induce cargas negativas en la zona de canal (se extraen
electrones de los pozos). Para tensiones de compuerta negativas (VGS < 0 ) lo que ocurre es
que en la zona de canal se inducen cargas positivas (los electrones del canal se empiezan
a quedar en los pozos); de esta forma, se provoca el vaciamiento en la concentracin de
electrones en el canal, lo que supone un incremento de la resistencia del canal.

106

Existe una tensin umbral Vth de VGS , que ser negativa, para la cual deja de existir
canal (se inducen en la zona de canal suficientes cargas positivas, o lo que es lo mismo
todos los electrones del canal se quedan en los pozos) y por tanto deja de existir corriente entre drenador y fuente. La corriente de drenador en funcin de VGS se muestra en la
Figura 4.29. Para ver la dependencia de I D con V DS , supongamos una tensin VGS 1 >Vth
(es decir, existe canal). En estas condiciones para V DS pequeas el canal presentar una
resistencia tambin muy pequea y la variacin de I D con V DS es casi lineal (el valor de
la resistencia del canal permanece constante), a medida que se va incrementando V DS se
va produciendo el estrangulamiento del canal, que ser ms pronunciado por las zonas
ms prximas a drenador (tngase en cuenta que el estrangulamiento del canal se ve
favorecido por tensiones entre compuerta y canal negativas, por tanto al ser V DS > 0 esto
favorece el estrangulamiento en las proximidades de drenador). Existe un valor de V DS al
que llamaremos V DSat para el cual se estrangula el canal. Tensiones V DS superiores a V DSat
ya no producen incrementos en I D , por tanto I D se mantiene constante. El valor de V DS
para el cual se alcanza el estrangulamiento del canal viene dado para V DS =VGS Vth . En la
Figura 4.29.b se muestra la variacin de I D con V DS (caractersticas de salida).
VDS =VGS- Vth

ID>0

ID>0

HM

IC

IDsat (VGS2)

CORTE
0

VGS

VGS1

VGS Vth

(a)

VGS Vth

I
AC
SA
TU
R

IDsat (VGS1)

Regin
de corte

Vth<0

VGS2

Regin
de saturacin
(activa)

(A

Regin
hmica

CT
IV
A)

VGS3

VDS >0

Regin de variacin ID - VDS casi lineal

(b)

Figura 4.29 Curvas caractersticas de (a) entrada y (b) salida de un transistor

MOSFET de vaciamiento canal n

107

Transistor canal p
Para el caso de transistores canal p se puede hacer un razonamiento similar al del
canal n. La nica diferencia es que en el caso de transistores canal p los portadores del
canal son huecos y la tensin de compuerta para controlar el ancho del canal debe ser
positiva. Esto es para VGS >Vth (donde Vth es un valor positivo) el canal estar estrangulado y la corriente entre drenador y fuente ser nula. Tambin se puede comprobar que
en este caso la tensin V DS es negativa (obsrvese que con V DS < 0 la corriente circula de
fuente a drenador, por tanto por D se drenan- huecos, que son los portadores mayoritarios en este tipo de canal), al igual que la I D , si se define entrante.
En la Figura 4.30 se muestran las curvas de entrada y salida para el caso de transistores MOSFET de vaciamiento canal p. En lo que se refiere a las ecuaciones que relacionan la corriente de drenador con las tensiones en los terminales, en las tablas 1 y 2
se resumen dichas ecuaciones as como los modos de funcionamiento. Como se puede
comprobar, las ecuaciones I D = f (V DS ,VGS ) son idnticas a las de los transistores MOSFET de acumulacin.
VDS =VGS- Vth

ID>0

ID>0

VGS3

VGS2

SATURACIN

VGS Vth
VGS1

CORTE
0

Vth>0
(a)

VGS

VGS Vth

VDS <0
(b)

Figura 4.30 Curvas caractersticas de (a) entrada y (b) salida de un transistor MOSFET de vaciamiento
canal p con resistencia constante en la regin hmica para cada VGS

108

Resumen sobre MOSFET de vaciamiento canal n:

regiones de trabajo, ecuaciones...
Smbolo

Transistor Canal n
Parmetros

Tensiones

Vth < 0, k > 0

Regin de

Signo de Corrientes y

V DS 0, I D 0

Condiciones

Corrientes y

funcionamiento

circuitos en continua

--

CORTE

VGS Vth

SATURACIN

VGS >Vth

V DS VGS Vth

VGS >Vth

V DS VGS Vth

I GS = 0, I S = I D
ID = 0

ID =

(V
2

Vth )

GS

(ACTIVA)

HMICA

I D = k (VGS Vth )V DS

ID =

V DS
R DSON

R DSON =

V DS2

1
, donde:

(V

GS

Vth )

Tabla 4.1 Resumen sobre MOSFET de vaciamiento canal n4

4 Mazo, Manuel. Garca, Juan. Palazuelos, Sira. Dispositivos electrnicos II. Universidad de Alcal
de Henares, Servicio de Publicaciones, 2006. Capitulo 2.

109

Resumen sobre MOSFET de vaciamiento canal p:

regiones de trabajo, ecuaciones...
Smbolo

Transistor Canal p
Parmetros

y tensiones

Vth > 0, k < 0

Regin de

Signo de Corrientes
V DS 0, I D 0

Condiciones

Corrientes y

funcionamiento

circuitos en continua

--

CORTE

VGS Vth

SATURACIN

VGS <Vth

V DS VGS Vth

VGS <Vth

V DS VGS Vth

ID = 0

ID =

(ACTIVA)

HMICA

(V
2

GS

Vth )

I D = k (VGS Vth )V DS

ID =

V DS
R DSON

R DSON =

V DS2

1
, donde:

(V

GS

Vth )

Tabla 4.2 Resumen sobre MOSFET de vaciamiento canal n5

5 Mazo, Manuel. Garca, Juan. Palazuelos, Sira. Dispositivos electrnicos II. Universidad de Alcal
de Henares, Servicio de Publicaciones, 2006. Capitulo 2.

110

ID

-ID

ID

-IDm

-ID

Sat
Ohm

Conduccin

Sat
Conduccin

VGS1

Corte

-VP

VGS

VGS1

Corte

Corte
VGS1

VP

Ohm

VGS1

VDS

VP

Corte
-VP

VGS

VDM=VGS1-VP

Curvas I-Vde JFET canal N

Curvas I-Vde JFET canal P

ID

-ID

-ID
Sat

Sat
Ohm

Conduccin

Ohm

Conduccin

VGS1

Corte
VGS1

VDS

VDM=VGS1-VP

VGS

Vr

VGS1

Curvas I-Vde NMOS de Acumulacin

Corte

-VDS

VDM=VGS1-VP

VGS

Curvas I-Vde PMOS de Acumulacin

ID

ID

VGS1

Corte

Corte

VP

-ID

-ID

Sat

Sat

Ohm

Conduccin

VGS

VDS

VDM=-VR

ID

Vr

VGS

D
S

VDS

D
S

VDS

VGS

G
VGS

VDS
S

G
VGS

ID D

ID D
VDS

MOS Acumulacin canal N y P

Transistores MOSFET
Acumulacin
Vaciamiento

Saturacin
Ecuacin: ID = k (VGS - Vr)
Condicin de funcionamiento en sat:
Canal N: Vr < VGS
VDS > VDSat
Canal P: VGS < Vr
VDS< VDSat

-VDS

VDM=VGS1-VP

VGS

ID D

JFET canal N y P

Corte
Ecuacin: ID = 0
Condicin de funcionamiento en corte:
Canal N: VGS < Vr
Canal P: Vr < VGS

Corte

Curvas I-Vde PMOS de Vaciamiento

ID D

ID

VGS1

Corte

Corte

Curvas I-Vde NMOS de Vaciamiento

Ohm

Conduccin

Corte
Vr

-VDS

VDM=VGS1-VP

Corte
Ecuacin: ID = 0
Condicin de funcionamiento en corte:
Canal N: VGS < Vr
Canal P: Vr < VGS
Saturacin
Ecuacin: ID = k (VGS - Vr)
Condicin de funcionamiento en sat:
Canal N: Vr < VGS
VDS > VDSat
Canal P: VGS < Vr
VDS< VDSat

Ohmica
Ohmica
Ecuacin: RDS= 1/ (k (VGS - Vr))
Ecuacin: RDS= 1/ (k (VGS - Vr))
Condicin de funcionamiento en Ohm:
Condicin de funcionamiento en Ohm:
Canal N: Vr < VGS
Canal N: Vr < VGS
VDS < VDSat
VDS < VDSat
Canal P: VGS < Vr
Canal P: VGS < Vr
VDS > VDSat
VDS > VDSat
Nota: VDSat - VGS - Vr Canal N: con Vr > 0 Nota: VDSat - VGS - Vr Canal N: con Vr < 0
Canal P: con Vr < 0
Canal P: con Vr > 0

G
VGS

VDS
S

G
VGS

VDS
S

MOS Vaciamiento canal N y P

Transistores JET
Corte
Ecuacin: ID = 0
Condicin de funcionamiento en corte:
Canal N: VGS < Vr
Canal P: Vr < VGS
Saturacin
Ecuacin: ID = k (VGS - Vr)
Condicin de funcionamiento en sat:
Canal N: VP < VGS < 0
VDS > VDSat
Canal P: 0 < VGS < Vr
VDS< VDSat
Ohmica
Ecuacin: RDS= 1/ (k (VGS - Vr))
Condicin de funcionamiento en Ohm:
Canal N: VP < VGS < 0
VDS < VDSat
Canal P: 0 <VGS < VP
VDS > VDSat
Nota: K=VDSS/VP
Canal N: con Vr < 0
VDSat =VGS - VP Canal P: con Vr > 0

Figura 4.31 Resumen sobre MOSFET de vaciamiento canal n6

6 Mazo, Manuel. Garca, Juan. Palazuelos, Sira. Dispositivos electrnicos II. Universidad de Alcal
de Henares, Servicio de Publicaciones, 2006. Capitulo 2.

111

Capacitancias Internas del MOSFET

l uso de modelos en donde no tomamos en cuenta el tiempo finito requerido

para cargar y descargar las diversas capacitancias internas del transistor nos
lleva a pronosticar ganancias constantes de amplificador independientes de la
frecuencia. Desafortunadamente en la realidad no ocurre esto, la ganancia de
todo amplificador MOSFET cae a alguna frecuencia alta. Del mismo modo, el inversor
MOSFET muestra un tiempo de propagacin finito, diferente de cero. Para estar en
posibilidad de pronosticar estos resultados, el modelo MOSFET debe ser acrecentado
incluyndole capacitancias internas (Figura 4.32).

CGD

CGS

S
CGB

CSB

CDB

Figura 4.32 Capacitancias del MOSFET

Hay bsicamente dos tipos de capacitancias internas en el MOSFET:

1. El efecto capacitivo de compuerta: el electrodo de compuerta (polisilicio) forma un
condensador de placas paralelas con el canal, sirviendo la capa de xido como
el dielctrico del condensador. La capacitancia de compuerta u xido es llamada
C ox .
2. Las capacitancias de capa de agotamiento de fuente de cuerpo y de drenadora
cuerpo: stas son las capacitancias de las uniones pn polarizadas inversamente
formadas por la regin de la fuente n+ (tambin llamada difusin de fuente) y el sustrato tipo p, y por la regin del drenador n+ (la difusin del drenador) y el sustrato.

Estos dos efectos capacitivos se pueden modelar si se incluyen capacitancias en el

modelo de MOSFET entre sus cuatro terminales, G, D, S y B. Habr cinco capacitancias
en total: C gs , C gd , C gb ,C sb y C db , donde los subndices indican la ubicacin de las capacitancias en el modelo, ver Figura 4.32.

112

S
CGS

CGD
CGB
CDS

Capacitancias del MOSFET

limitan su respuesta de frecuencia

CSB
Capacitancias del MOSFET
B
Intrnsecas
Extrnsecas
-Independencia de voltaje
-Dependientes de voltaje
-Debidas a fabricacin:
influenciadas por presencia del canal
ej: traslapes (Cox)
Figura 4.33 Clases de capacitancias del MOSFET

El Efecto Capacitivo de Compuerta

Este efecto puede modelarse por las tres capacitancias: C gs , C gd yC gb .

1. Cuando el MOSFET opera en la regin del triodo a un pequeo V DS , el canal ser de

profundidad uniforme. La capacitancia entre compuerta y canal ser WLC ox y se puede
modelar al dividirla igualmente entre los extremos de fuente y compuerta; entonces:
(1.30)
C gs = C gd = 1 WLC ox
2

2. Cuando el MOSFET opera en saturacin, el canal tiene una forma cnica y se

estrangula en el extremo del drenador, o cerca de ste. Entonces tenemos:
C gs = C gd = 1 WLC ox y C gd = 0
(1.31)
2
3. Cuando el MOSFET se corta el canal desaparece y tenemos:

C gs = C gd = 0

C gb =WLC ox

(1.32)

4. Hay una componente capacitiva pequea adicional que debe sumarse a C gs y C gd

en todas las frmulas precedentes. sta es la capacitancia que resulta del hecho
de que las difusiones de fuente y drenador se extienden ligeramente bajo el xido
de la compuerta. Si la longitud de traslape est denotada como Lov , vemos que la
componente de capacitancia de traslapees:

C ov =WLov C ox

(1.33)

Tpicamente, Lov = 0.1 0.2 m, que puede ser una fraccin importante de la longitud
del canal en modernas tecnologas CMOS de submicrones.

En la figura 4.34 se observan las capacitancias en las diferentes regiones de operacin del MOSFET y el comportamiento del canal.

113

CGB

CGD

CGS

COX WL

COV

COV

1/2 COX WL

1/2 COX WL

Regin de operacin
Corte
Lineal

COVB

Saturacin
G

COVB
+

_____________

n+

2/3 COX WL

COV

_ S

D
n+

n+

_ S

__________

n+

B
Compuerta y substratos aislados por canal
Canal conecta compuerta con drenador y fuente

Compuerta y substratos aislados por canal

Canal conecta compuerta con uente

Figura 4.34 Capacitancias en las diferentes regiones de operacin del MOSFET

Las Capacitancias de Unin

Las capacitancias de agotamiento de las dos uniones pn inversamente polarizadas,
formadas entre cada una de las difusiones de fuente y drenador con el cuerpo se pueden
determinar. Para la difusin de fuente, tenemos la capacitancia de fuente y cuerpo:

C sb =

C sbo

V
1 + SB
Vo

(1.34)

Donde C sbo es el valor de C sb a cero polarizacin de cuerpo y fuente, V SB es la magnitud

de la tensin de polarizacin inversa, y Vo es la tensin integrada de unin (0.6 a 0.8 V). Del
mismo modo, para la difusin de drenador, tenemos la capacitancia de drenador y cuerpo C db :

C db =

C dbo

1+

V DB
Vo

(1.35)

Donde dbo es el valor de la capacitancia a tensin cero de polarizacin inversa, y V DB

es la magnitud de la tensin de polarizacin inversa. Ntese que hemos supuesto que,
para ambas uniones, el coeficiente de clasificacin es m = .

114

Modelos del MOSFET

Modelo de un MOSFET canal n, a gran seal, saturado
Modelo de un MOSFET canal n, a gran seal, saturado
IG = 0
ID
D
G
+
+
VGS
_

1/2 Kn W/L (VGS - Vth) VDS

_

Figura 4.35 Modelo de un MOSFET canal n, a gran seal, saturado

VGS Vth y V DS VGS Vth son las condiciones de tensiones iniciales. k n' es la transconductancia del proceso cuya dimensin es A/V2 y es igual nC ox , donde n es la movilidad
del electrn en el canal y C ox la capacitancia por unidad de rea del condensador de plaox
cas paralelas formado por el electrodo de la compuerta y el canal: C ox = t con ox
ox
permitividad del xido de silicio y t ox el grueso de la capa de xido. W es el ancho de la
regin del canal y L es su longitud.

Modelo de un MOSFET canal n, a gran seal, saturado, con r0 de salida

IG = 0

ID
+

VGS
_

+
1/2 Kn W/L (VGS - Vth)

ro

VDS

Figura 4.36 Modelo de un MOSFET canal n, a gran seal, saturado, con r0 de salida

La resistencia de salida, ro ,modela la dependencia lineal de I D sobre V DS y est dada

por r V A
o

ID

,donde V A es la tensin de Early cuyo valor est entre 20 y 30V.

115

Modelo de un MOSFET canal n, a pequea seal

G

ID

IG = 0

gmVGS

VGS

VDS

Figura 4.37 Modelo de un MOSFET canal n, a pequea seal

( )

' W
V V
g m es la transconductancia la cual es igual a k n
L ( GS th )

2k n' W

ID

Modelo de un MOSFET canal n, a pequea seal, con r0 de salida

IG = 0
G

ID
+

gmVGS

VGS
_

ro

VDS

Figura 4.38 Modelo de un MOSFET canal n, a pequea seal, con r0 de salida

La resistencia de salida r0 modela el efecto de modulacin de longitud de canal y vale

ro =

VA

ID

Modelo T de MOSFET con r0 de drenaje a fuente

D

gmVGS
G
VGS

ro

+
_
S

Figura 4.39 Modelo de un MOSFET canal n, a pequea seal, con r0 de salida

116

Modelo a pequea seal de un MOSFET con el cuerpo no

conectado a la fuente
IG = 0

ID

+
VGS
_

gmVGS

gmVBS

ro

+
VBS

Figura 4.40 Modelo a pequea seal de un MOSFET con el cuerpo no conectado a la fuente

Con VBS la tensin del cuerpo a la fuente, el cual slo aparece cuando el cuerpo no
est conectado a la fuente.

Modelo de alta frecuencia para el MOSFET

G

Cgd
D

+
VGS

Cgs

gmVGS

gmVBS

ro

Cdb

_
S

VBS
+

Csb

B
Figura 4.41 Modelo de alta frecuencia para el MOSFET

A alta frecuencia, aparecen unas capacitancias entre las terminales del transistor7, las
cuales son:
C gd : Capacitancia entre compuerta y drenaje.
C gs : Capacitancia entre compuerta y fuente.
Csb : Capacitancia entre fuente y cuerpo.
Cdb : Capacitancia entre drenaje y cuerpo.

7 Whites, EE. Lecture 28: MOSFET as anamplifier. http://whites.sdsmt.edu/classes/ee320/

notes/320Lecture28.pdf

117

Modelo de alta frecuencia para el MOSFET con la fuente

conectada al sustrato

Cgd

+
VGS_

Cgs

gmVGS

ro

Cdb

S
Figura 4.42 Modelo de alta frecuencia para el MOSFET con la fuente conectada al sustrato

Modelo de alta frecuencia para el MOSFET ms comn

G

Cgd
+
VGS_

Cgs

gmVGS

D
ro

S
Figura 4.43 Modelo de alta frecuencia para el MOSFET ms comn

Modelo de MOSFET pequea seal

ara realizar el anlisis de un transistor MOSFET en pequea seal, vamos a

usar la polarizacin que se muestra en la Figura 4.44.
Dados los requerimientos de funcionamiento en regin de saturacin del transistor, se sabe que se debe cumplir la condicin de tensin VDS VGS Vth . Adems se puede deducir que la tensin en el drenador es:
VDS = VDD I D RD

118

(1.36)

RD
iD
VDS
+

Vgs
_

+
VGS

Figura 4.44 Polarizacin MOSFET8

Y la corriente en el drenador cuando la seal de entrada VGS es cero, por las ecuaciones caractersticas del transistor MOSFET es,
ID =

1 'W
2
kn (VGS Vth )
2 L

(1.37)

Ahora si tomamos en cuenta la tensin VGS , sabemos que la tensin instantnea estar dada por
vGS = VGS + v gs

(1.38)

Y por ende, podemos calcular de nuevo la corriente de drenador como:

ID =
=

2
2
1 'W
1 W
(VGS Vth ) + v gs
kn (VGS + vgs Vth ) = kn'
2 L
2 L

1 'W
2 W
1 W
2
kn (VGS Vth ) + kn' (VGS Vth ) v gs + kn' v gs2
2 L
2 L
2 L
= I D ( DC )

(1.39)

( varianteeneltiempo)

Como vemos, la ecuacin anterior tiene tres trminos, de los cuales dos dependen del elemento de tensin AC, y uno de ellos, el tercero de la ecuacin, es indeseado, pues representa
un agregado de distorsin no lineal en la corriente, lo que es perjudicial para un amplificador
lineal. Para que esta componente no afecte el resultado del comportamiento del transistor amplificador de una forma significativa, se debe garantizar que la seal v_gs sea muy pequea9.
Esto es, que el tercer trmino de la ecuacin anterior sea mucho ms pequeo que el primer
trmino. Al desarrollar esta desigualdad se concluye que se debe garantizar que
vgs 2 (Vgs Vth ) = 2Vov

(1.40)

Donde Vov es la tensin de sobrecarga sobre la cual opera el transistor.

8 Whites, EE. Lecture 28: MOSFET as anamplifier. http://whites.sdsmt.edu/classes/ee320/
notes/320Lecture28.pdf
9 Caratteristiche dei Mosfet. Fuente: http://vlsi.die.uniroma1.it/centurelli/lez15.pdf

119

Transconductancia
Si se cumple esta condicin de pequea seal para la entrada v gs , el ltimo trmino
de la ecuacin (1.39) se puede eliminar y la ecuacin quedara:

i D I D + id

'
, donde i d = k n

W
(V V )v
L GS th gs

(1.41)

Como vemos en la ecuacin anterior, el parmetro que relaciona v gs con id es la

transconductancia del MOSFET, que est definida como

gm

id
W
= k n' (V gs Vth )
v gs
L

(1.42)

Desde un punto de vista analtico, la transconductancia es la pendiente de la curva caracterstica v gs - id en el punto de polarizacin donde est trabajando el transistor (Figura 4.45).
ID (mA)

ID (mA)

gm
1

Q-point
ID

ID

VGS (V)

VGG
0

VGS (V)
VGG

Vgs

VGS (t)

Figura 4.45 Transconductancia10

10 Whites, EE. Lecture 28: MOSFET as anamplifier. http://whites.sdsmt.edu/classes/ee320/
notes/320Lecture28.pdf

120

Ganancia de Tensin
Es bastante fcil deducir que, dado que la salida de nuestro amplificador es la tensin
de drenador, la ganancia de tensin del circuito es

Av =

v ds
v gs

(1.43)

Donde ambas tensiones son las tensiones AC que encontramos en la salida del amplificador, y en la entrada del mismo, respectivamente. Teniendo en cuenta que la tensin
total (con componentes DC y AC) de salida del amplificador es
(1.44)

V DS =V DD R D i d

Podemos deducir que la componente de seal de la tensin de drenador ser

v ds = R D i d = g m R Dv gs

Y por lo tanto,

Av =

(1.45)

v ds
= g mRD
v gs

(1.46)

Modelo de circuito equivalente

El modelo en seal AC, el transistor en su salida funciona como una fuente de corriente ( id ) controlada por tensin ( v gs ). Esto nos permite definir un modelo de pequea seal
para el transistor, denominado modelo hbrido (Figura 4.46).

IG=0

ID
+
Vgs

gm Vgs

1
lV
Al ___
___
ro ~
~
=
ID
ID

_
Figura 4.46 Modelo MOSFET pequea seal, modelo hbrido

En este modelo, cabe anotar

S que:
i g = 0 y v gs 0 garantizan que la impedancia de entrada sea infinita.

ro modela la resistencia de salida finita. En la prctica, esta resistencia vara entre 10

kohms y 1 M ohm.

Para este modelo se puede usar otra ecuacin de transconductancia igualmente vlida que la anterior, que se obtiene al reemplazar k ' W de la ecuacin (1.42) por

n
2I D
L
2I D
, para obtener g m =
(V gs Vth )
(V gs Vth )2

121

Otro modelo que describe el funcionamiento del transistor en pequea seal es el

modelo T, mostrado a continuacin. Este modelo se deriva del modelo hbrido mostrado
inicialmente, como lo muestra la Figura 4.47.
G

ig=0

id

ig=0

gm Vgs

id

gm Vgs

Vgs

gm Vgs

Vgs
_

iS

a)

iS
b)

id

gm Vgs

ig=0

ig=0

gm Vgs

+
gm Vgs

Vgs
_

iS

iS

Figura 4.47 Modelo T

Incluyendo a ro , el modelo T finalmente queda como la figura 4.48.

D

gm Vgs

ig=0

ro

+
Vgs

1/gm

_
S
Figura 4.48 Modelo T incluyendo

122

ro

id

Este modelo sigue los mismos parmetros del anterior, aunque se puede notar que
tiene como diferencia principal que en este diagrama (Figura 4.48), la compuerta est
conectada tanto al drenador, como a la fuente. Esto es estrictamente incorrecto, dado que
la corriente de compuerta es cero. Sin embargo si se establece esto en el diagrama, se
puede evitar cometer errores de clculo con este modelo.
Para funcionamiento en alta frecuencia, se deben introducir elementos capacitivos en
estos modelos.

Parmetros para modelos a distintos niveles

xisten cuatro niveles de modelado para un transistor MOS, niveles que se denominan del 1 al 4 y que van aumentando en complejidad. El nivel 1 es muy
sencillo y da solamente una aproximacin burda; el nivel 2 introduce aspectos
como la saturacin de la movilidad de los portadores del canal, conduccin en
la regin de dbil inversin etc. A partir del nivel 3 se usan para dispositivos de canal
corto y son modelos realmente complejos. Frecuentemente se utilizan niveles 3 pero
con pocos parmetros.
En cualquiera de los niveles existen dos posibilidades de descripcin: la descripcin
tecnolgica, en la que se dan parmetros como espesor del xido, dopados, etc. bien
la descripcin elctrica en la que los parmetros son tensin umbral, transconductancia
etc. Si se le dan los parmetros tecnolgicos, PSPICE calcula los parmetros elctricos.
En caso de redundancia prevalecen los parmetros introducidos por el usuario antes que
los calculados por el programa. El modelo tiene 4 electrodos: drenaje, fuente, compuerta
y sustrato. Este ltimo electrodo puede o no polarizarse o bien unirse a la fuente. En dispositivos discretos lo normal es que est unido a la fuente.
El transistor MOS se modela con los siguientes parmetros geomtricos, comunes a
todos los niveles.
L = longitud del canal
W = anchura del canal
TOX = espesor del xido
LD = Xjl = longitud de la difusin lateral
Como parmetros elctricos tenemos:
RS = resistencia parsita de la fuente
RD = resistencia parsita del drenaje

123

A partir del nivel 2:

XJ = Xj= profundidad de la unin de fuente y drenaje.
En cualquiera de los cuatro niveles se permite hacer una definicin tecnolgica del
dispositivo despus del nombre, de forma que pueden especificarse los siguientes parmetros (manteniendo el orden):
L = longitud del canal
W = anchura del canal
AD = rea de la difusin del drenaje
AS = rea de difusin de la fuente
PD = permetro del drenaje
PS = permetro de la fuente
NRD = resistividad relativa del drenaje en ohms por cuadrado
NRS = resistividad relativa de la fuente en ohms por cuadrado
NRG = resistividad relativa de la puerta en ohms por cuadrado
NRB = resistividad relativa del sustrato en ohms por cuadrado
M = multiplicador que se usar si existen varios dispositivos en paralelo
De los anteriores parmetros, solamente L y W pueden especificarse en el modelo, los
dems han de especificarse a continuacin del nombre. Si no se especifican, toman valor 0,
excepto M que toma valor 1 y por lo tanto no afectan a los parmetros del modelo habitual.
Esta forma de descripcin es muy til si se conocen los parmetros tecnolgicos del
dispositivo, sin embargo tienen poca utilidad cuando se quiere caracterizar un dispositivo
a travs de medidas elctricas desde sus terminales.

Nivel 1
Supondremos en todo el anlisis que:
El transistor es de canal n.
Corriente de compuerta I g = 0 , es decir se supondr un xido con conductividad nula.

Corriente por el terminal del sustrato: I b = I bs + I bd , donde I bs es la corriente entre

el sustrato y la fuente e I bd entre el sustrato y el drenaje. Evidentemente estas

corrientes estn modeladas por los dos diodos de la Figura 4.49.

I bs = I ss = Iss (exp(Vbs/N.Vt) -1)

Ibd = Ids (exp(Vbd/N.Vt)-1)

Dnde : si JS = 0 o AS = 0 o AD = 0

=>Iss = Ids = IS

En otro caso

=>Iss = AS.JS + PS.JSSW

Ids = AD.JS + PD.JSSW

124

El significado de los parmetros no explicados anteriormente es:

JS= densidad de corriente de saturacin de la unin p-n entre el sustrato y el drenaje o fuente
IS= corriente de saturacin de la misma unin
N = factor de idealidad de la anteriormente referida unin p-n
Corriente por el terminal de drenaje: Id = Ibd - Idrain
Corriente por el terminal de la fuente: Is = Ids + Idrain
Corriente de drenaje: la corriente de la fuente Idrain se modela por tramos, de
acuerdo con las siguientes ecuaciones:
Para V DS 0 (modo normal)

si VGS - VTH < 0 (regin de corte) Ids = 0

si V DS < VGS - VTH (regin lineal)

si 0

VGS

I DS = K P

- VTH

W
Leff

V DS

I DS =

V DS
VGS VTH
V DS (1 + LAMBDA *V DS )
2

(1.47)

(regin de saturacin)

2
KP W
VGS VTH ) (1 + LAMBDA *V DS )
(
2 Leff

(1.48)

- Para V DS < 0 (modo invertido)

- se cambia la fuente y el drenaje en las ecuaciones anteriores

El significado de los parmetros y variables de las ecuaciones anteriores es el siguiente:

VGS : tensin puerta fuente (variable)

V DS : tensin drenaje fuente (variable)

VTH : tensin umbral. Si VGS > VTH existe corriente de drenador. En caso contrario la
corriente de drenaje es 0. La expresin de VTH es:

VTH =VT 0 + GAMMA PHI V BS PHI

VT 0 =V FB + PHI
kT NSUB
PHI = 2F = 2
ln
q
ni
'
Q0
V FB = MS '
C ox

(1.49)

Dnde VT0 es la tensin umbral sin polarizacin de sustrato, PHI es el potencial superficial de fuerte inversin, V BS es el potencial aplicado al sustrato (opcional), V FB es el
potencial de bandas planas, NSUB es el dopado del sustrato, MS es la diferencia de funciones de trabajo entre el metal y el semiconductor, es la carga interfacial y la capacidad
del xido. Las dos ltimas magnitudes son por unidad de rea.

125

El parmetro GAMMA, conocido como efecto de cuerpo solo tiene significado cuando existe polarizacin del sustrato (adicional a las polarizaciones de compuerta, drenaje
y fuente) y su valor es:

GAMMA =

2 S qNSUB

(1.50)

C ox
'

El parmetro KP est relacionado con la transconductancia. En saturacin, el modelo

de nivel 1 supone que la corriente de drenaje se puede expresar de forma aproximada por:

I DS =

(V
2

GS

VTH )

(1.51)

Dnde es la transconductancia y se relaciona con KP a travs de las ecuaciones siguientes:

W
W
= K P
Leff
Leff

= U 0 *C ox'

Leff = L 2LD

(1.52)

(1.53)

En la anterior ecuacin U0 es la movilidad de los portadores en el canal y Leff es la

longitud efectiva del canal, entendida como la longitud terica entre drenaje y fuente menos
las zonas difundidas que desde estos dos electrodos penetran debajo de la compuerta. No
tiene que ver con la longitud efectiva del canal cuando se sobrepasa la saturacin.
El parmetro LAMBDA que aparece en las ecuaciones (1.47) y (1.48) determina la
conductancia del canal en saturacin, de una forma similar al efecto Early para los transistores bipolares. La correccin de este efecto se hace empricamente. Se deduce de
las anteriores ecuaciones que tiene como dimensiones V 1 y correspondera aproximadamente como la inversa del valor absoluto de la tensin drenaje fuente donde convergen
las prolongaciones de la corriente de drenaje en saturacin. El valor de LAMBDA suele
ser muy pequeo.
Un transistor MOSFET, segn PSPICE, no tiene caractersticas de entrada, puesto que
se ha supuesto que Ig = 0. Las caractersticas de salida del transistor MOS de potencia
IRF150 se presentan en la Figura 4.51. La Figura 4.52 representa la raz cuadrada de la corriente de drenaje en funcin del potencial de compuerta. De acuerdo con el modelo anteriormente expuesto, esta caracterstica ha de ser lineal, y su pendiente es la transconductancia.

Nivel 2
En el nivel 2 se introduce, aparte de unas ecuaciones descriptivas del dispositivo ms
precisas, una serie de parmetros, alguno de los cuales (los ms importantes) se explican a continuacin:

126

NSS = densidad interfacial de cargas fijas entre el semiconductor y el xido

TPG = descripcin del material de la compuerta; solamente puede tener tres valores: 0
si la compuerta es de metal (se supone Al); -1 si es de polisilicio dopado del mismo tipo
que el sustrato y +1 si el polisilicio est dopado del tipo contrario al sustrato.
Con estos dos parmetros (y el dopado del sustrato NSUB) puede calcularse la
tensin umbral.
UCRIT, UEXP y UTRA = dependencia de la movilidad de los portadores del canal con el
campo elctrico. Son necesarios para campos altos (potenciales altos en canales cortos).
VMAX = velocidad de transporte balstico (mxima que puede alcanzar un portador en el canal).
NFS = conduccin en zonas de dbil inversin (potenciales de puerta cercanos al potencial umbral)
NEFF = coeficiente de ajuste que modifica multiplicativamente al dopado del sustrato
para el clculo de la longitud de canal libre ms all de la saturacin y que se utiliza para
determinar desde parmetros fsicos el valor de LAMBDA.
Los parmetros explicados anteriormente, junto con las capacitancias internas, ms
los efectos del ruido y la temperatura, completan la totalidad de los parmetros que se
tienen en cuenta para modelar los MOSFET.

Nivel 3
El modelo de nivel 3 se define mediante un ajuste semiemprico de coeficientes a travs
de aproximaciones de las caractersticas del transistor obtenidas a travs de la medida de
las mismas. Este modelo fue desarrollado principalmente para aproximar los resultados de
la simulacin a los valores experimentales en los transistores de canal ultracorto.
Adems de los anteriores, existen otros modelos SPICE de los transistores MOS: versiones avanzadas de SPICE suelen incluir una docena de tales modelos. Sin embargo, en muchas ocasiones, en particular en la simulacin de circuitos digitales con transistores no muy
pequeos (L 1m), basta el modelo de nivel 1 para conseguir resultados muy aceptables.
Los modelos anteriores presentan limitaciones que se acentan cuando se simula
el comportamiento de transistores de canal corto (longitud de canal inferior a 1 micra). Son utilizados para obtener una estimacin inicial del comportamiento del circuito. Para que una simulacin aporte resultados fiables, es necesario disponer de los
parmetros tecnolgicos de los dispositivos. Los parmetros tecnolgicos son aportados por el fabricante, y deben ser el resultado de numerosas medidas, as como del
anlisis estadstico de valores tomados en el proceso de fabricacin industrial. En los
procesos CMOS modernos, es el modelo BSIM (Berkeley Submicron IGFET Model) el
que proporciona simulaciones ms precisas. Es un modelo obtenido partiendo de una
extraccin automatizada de parmetros.

127

Parmetros comunes a todos los modelos

AF

Exponente de ruido parpadeante

CBD

Capacitancia entre cuerpo y drenaje p-n sin sesgo. [F]

CBS

Capacitancia entre fuente y cuerpo p-n sin sesgo. [F]

CGBO

Capacit. de superposicin puerta-cuerpo /long. de canal. [F/m]

CGDO

Capacit. de superposicin puerta-drenaje /ancho de canal. [F/m] 0

CGSO

Capacit. de superposicin puerta-fuente/ancho de canal. [F/m]

CJ

Capacitancia de fondo/rea en el cuerpo p-n sin sesgo. [F/m2]

CJSW

Capacitancia lateral/longitud en el cuerpo p-n sin sesgo. [F/m2]

FC

Coeficiente de capacitancia en el cuerpo p-n con sesgo hacia adelante

0.5

IS

Corriente de saturacin del cuerpo p-n. [A]

1E-14

JS

Corriente de saturacin/rea en el cuerpo p-n. [A/m2]

JSSW

Corriente lateral de saturacin/longitud en el cuerpo p-n. [A/m2]

KF

Coeficiente de ruido parpadeante

Longitud del canal. [m]

DEFL

LEVEL

ndice de modelo

MJ

Coeficiente de graduacin del fondo del cuerpo p-n

0.5

MJSW

Coeficiente de graduacin lateral del cuerpo p-n

0.33

Coeficiente de emisin del cuerpo p-n

PB

Potencial de fondo en el cuerpo p-n. [V]

0.8

PBSW

Potencial lateral en el cuerpo p-n. [V]

PB

RB

Resistencia hmica del cuerpo. []

RD

Resistencia hmica del drenaje. []

RDS

Resistencia en derivacin de la unin drenaje-fuente. []

infinita

RG

Resistencia hmica de la puerta. []

RS

Resistencia hmica de la fuente. []

RSH

Resistencia laminar de difusin drenaje-fuente. [2]

TT

Tiempo de trnsito en el cuerpo p-n. [s]

T_ABS

Temperaturaabsoluta. [C]

T_MEASURED Temperaturamedida. [C]

T_REL_GLOBAL Temperatura relativa a la corriente. [C]

T_REL_LOCAL Temperatura relativa al modelo AKO. [C]
W

128

Ancho de canal. [m]

DEFW

Parmetros especficos de los niveles 1, 2 y 3

DELTA

Efecto del ancho en el umbral

ETA

Realimentacin esttica. (Nivel=3)

GAMMA

Parmetro umbral de cuerpo. [V]

1/2
calcular d

KP

Coeficiente de transconductancia. [A/V2]

2E-5

KAPPA

Factor de saturacin de campo. (Nivel=3)

0.2

LAMBDA

Modulacin de la longitud del canal. (Nivel=1 o 2) [V-1]

LD

Difusin lateral (longitud). [m]

NEFF

Coeficiente de carga en el canal. (Nivel=2)

1.0

NFS

Densidad de estado de superficie rpida. [cm-2]

NSS

Densidad de estado de superficie. [cm-2]

Ninguno

NSUB

Densidad de dopaje del sustrato. [cm-3]

Ninguno

PHI

Potencial de superficie. [V]

0.6

THETA

Modulacin de movilidad. (Nivel=3) [V-1]

TOX

Espesor del xido. [m]

TPG

Tipo de material de la puerta:

+1 = opuesto al del sustrato.

-1 = la misma del sustrato.

0 = aluminio

+1

UCRIT

Campo crtico de degradacin de movilidad. (Nivel=2) [V/cm]

1E4

UEXP

Exponente de degradacin de movilidad. (Nivel=2)

UTRA(no se usa) Coeficiente de campo transverso de degradacin de movilidad 0

UO

Movilidad de superficie. [cm2/(Vs)]

600

VMAX

Velocidad de deriva mxima. [m/s]

VT0

Tensin de umbral sin sesgo. [V]

WD

Difusin lateral (ancho). [m]

XJ
0

Profundidad de la juntura metlica fuente-drenaje. (Nivel=2 o 3) [m]

XQC

Fraccin de carga en el canal atribuida al drenaje

1.0

129

Simulaciones

on el fin de comprobar prcticamente la informacin anteriormente suministrada, se realizaron una serie de simulaciones para un transistor MOSFET
genrico que se encuentra en el software PSpice y el modelo del mismo para
pequea seal, en baja frecuencia y alta frecuencia. De esta forma se podrn
validar las ecuaciones suministradas en los apartados anteriores.
La Figura 4.49 muestra un amplificador MOSFET utilizando una realimentacin entre drenador y compuerta. Se debe analizar el circuito del amplificador para conocer la
ganancia, tanto en el circuito del amplificador como en su modelo de pequea seal. El
2
transistor tiene unatensin de threshold de 1.5V, k n (W / L ) = 0.25mA /V y VA = 50V .

Con el fin de analizar el modelo de pequea seal sin considerar los efectos de los
condensadores de acople sobre la frecuencia de corte para bajas frecuencias, el valor de
estos condensadores se escogieron lo suficientemente grandes para que acten como
cortos circuitos para una frecuencia de aproximadamente 10Hz que es una muy baja
frecuencia teniendo en cuenta que las altas frecuencias se consideran alrededor de los
100kHz y superiores.

R7
10k

15Vdc

V2

+
_

C2
1000u
R6
C1
V3
VOFF = 0
VAMPL = 1m
FREQ = 10

+
_

1000u

V
R8
10k

10000k
M1
Mbreakn

0
0

Figura 4.49 Amplificador MOSFET con realimentacin entre drenador y compuerta.

Modelo de baja frecuencia.

130

Con el objetivo de modificar el modelo del MOSFET genrico en Pspice de acuerdo

a las caractersticas mencionadas anteriormente, se cambi el cdigo del modelo Pspice
de la siguiente forma:
Cdigo Modificado:
+ LEVEL=3
+ L=2.0000E-6
+ W=.5
+ KP=250.00E-6
+ RS=10.000E-3
+ RD=10.000E-3
+ VTO=1.5000
+ RDS=1.0000E6
+ TOX=2.0000E-6
+ CGSO=40.000E-12
+ CGDO=10.000E-12
+ CBD=1.0000E-9
+ RG=5
+ RB=1.0000E-3
+ GAMMA=0
+ KAPPA=0
Para conocer el valor de la transconductancia, primero se debe encontrar el punto de operacin en DC del circuito, en este caso la corriente de drenador puede estar definida como sigue:
1
2

1
2

I D = k n (VGS Vt )2 = (0.25)(VGS 1.5)2

V DS

Debido a que la resistencia de realimentacin es tan grande se puede afirmar que

=VGS por ende:
1
1
(0.25)(V D 1.5)2 = (0.25)(15 10I D 1.5)2
2
2

Resolviendo la ecuacin se encuentra que:

I D = 1.06mA

V D = 4.4V

Ahora el valor de gm se puede conocer con la ecuacin (1.42) al inicio de este documento

g m = k n (VGS Vt ) = 0.25(4.4 1.5) = 0.725mA /V 2

131

La resistencia r0 tambin se puede conocer:

r0 =

VA
50V
=
= 47k
I D 1.06mA

Ahora se puede construir el modelo de pequea seal para bajas frecuencias. (Figura 4.20)
R11

V
+
_

VOFF = 0
VAMPL = 1m
FREQ = 10

10000k

V4

G1
+

R9
47k

R10
10k

R12
10k

Figura 4.50 Modelo de pequea seal para bajas frecuencias

Claramente, para el circuito anterior, la fuente de corriente dependiente de la tensin

VGS tuvo que ser modificada pues esta corriente tiene una dependencia de tensin con
una ganancia g m que es igual a 0.725mA /V 2 . Por ello, esta caracterstica fue modificada
cambiando sus propiedades como se ve en la Figura 4.51.

Figura 4.51 Modificacin de caracterstica de

gm

Ahora, para comparar las respuestas de los dos circuitos se hallla tensin de salida
con respecto alatensin de entrada y se encontraron los siguientes resultados:
(A) segparcialsimula (active)

4.0mV

2.0mV

0V

-2.0mV

-4.0mV

0s

100ms
V(C1:1)

V(R8:2)

300ms

200ms

400ms

Time

Figura 4.52 Vout-Vin para el circuito de la Figura 4.49

132

500ms

(A) segparcialsimula (active)

4.0mV

2.0mV

0V

-2.0mV

-4.0mV

0s

100ms
V(G1:1)

300ms

200ms

V(G1:3)

400ms

500ms

Time

Figura 4.53 Vout-Vin para el circuito de la Figura 4.50

Al comparar las simulaciones se puede observar que los resultados el modelo coinciden perfectamente con los resultados del circuito de la Figura 4.49. Claro est que esto
aplica para modelos de baja frecuencia, ya que para alta frecuencia se deben considerar
los condensadores internos. En ambos casos la ganancia de tensin est dada por:

v out = g mv gs (Rdrenador / /Rc arg a / /r0 )

Debido a que v gs = v i , como se puede ver en la Figura 4.50.

Av =

v gs
vi

= 0.725(47 / /10 / /10) = 3.3V /V

Como se puede ver en ambos casos, efectivamente la ganancia de tensin es de

aproximadamente 3.3V, adems se puede observar un desfase de 180 entre la onda de
entrada y la onda de salida para ambos casos, tanto para el modelo como para el circuito
inicial que se muestra en la Figura 4.49.

Alta Frecuencia
Para el ejemplo anterior, es posible hallar la respuesta en alta frecuencia del amplificador, teniendo en cuenta que se encuentra operando en su regin lineal, es decir como
trodo, entonces para hallar las capacitancias parasitas usamos la siguiente ecuacin:

Donde

1
2

C gs = C gd = W L C ox
C ox =

(1.54)

ox
Tox

133

Con

ox = 3.45 1011 F / m

Segn los parmetros del modelo del transistor utilizado en el ejemplo tenemos que:

Tox = 2 106

Entonces

De modo que:

Con

Entonces

C ox

ox 3.45 1011
=
=
= 17.25 106 F
6
Tox
2 10
1
2

C gs = C gd = W L C ox
W = 0.5
L = 2 106
C ox = 17.25 106 F
C gs = C gd = 8.625pF

Entonces para las simulaciones se realiz un barrido de frecuencias con el esquemtico del transistor y con el circuito del modelo equivalente para observar cual es el ancho
de banda del amplificador y observar el efecto de las capacitancias del mismo sobre el
modelo de pequea seal para altas frecuencias.
En la Figura 4.54 se observa nuevamente el esquemtico del amplificador del ejemplo anterior, a diferencia de que la seal de entrada se cambio de la fuente Vsin a una
fuente Vac para poder realizar el barrido de frecuencias (AC Sweep) en el simulador.
En la Figura 4.55 se observa el esquemtico del modelo de pequea seal para
altas frecuencias del amplificador. En la figura se observa que se han aadido las
capacitancias parsitas.
Los resultados de la simulacin se observan en la figura 43, como es evidente las respuestas son muy similares, muestra del efecto tan pronunciado que producen estas capacitancias en la respuesta de un amplificador como el analizado en el ejemplo. Tambin
se puede observar que las respuestas difieren (la frecuencia de corte difiere en un 19%
aproximadamente) un poco debido a la aproximacin de valores, por ejemplo el valor de
la constante de la permisividad del oxido de silicio, entre otros.

134

R7
10k

15Vdc

V2

C2

1000u
R6

10000k
M1

C1
1000u

V7
1mVac
0Vdc

V
R8
10k

Mbreakn

+
_

0
0

Figura 4.54 Amplificador MOSFET con realimentacin entre drenador y compuerta.

Modelo de alta frecuencia.
R11

C6
8.625p
G1

10000k

1mVac
0Vdc

+
_

V8

C7
8.625p

R9
47k

R10
10k

R12
10k

Figura 4.55 Modelo de pequea seal para altas frecuencias

(A) segparcialsimula (active)

4.0mV

(10.184M, 2.3133m)
3.0mV
(8.1790M, 2.3133m)

2.0MV

1.0mV

0V
1.0Hz
V(R8:2)

100Hz
V(G1:3)

10KHz

1.0MHz

100MHz

10GHz

Frequency

Figura 4.56 Resultado de la simulacin del modelo de pequea seal para altas frecuencias

135

CAPULO

Reglas de diseo
para transistores

Introduccin

a elaboracin de un layout por parte del diseador de circuitos integrados est

sujeta a un conjunto de reglas cuyo objeto es optimizar la cantidad de circuitos
fabricados en una misma serie que funcionan correctamente.

Un proceso de fabricacin tiene siempre limitaciones de orden tecnolgico

que hacen que existan diferencias entre la estructura que se espera obtener a partir de
un determinado layout y la que realmente resulta tras el proceso de fabricacin. Estas
limitaciones son debidas bsicamente a dos causas: a) no idealidad de las etapas de fabricacin, b) posibles desajustes en el uso de las mscaras durante el proceso.
Un objetivo habitual de los diseadores de circuitos es que el tamao de stos sea
el menor posible (con ello se ocupa una menor superficie de silicio, lo cual repercute de
forma importante en el precio y en muchas de las prestaciones elctricas del circuito), objetivo que choca frontalmente con las limitaciones tecnolgicas del proceso. La solucin
a este problema es considerar la existencia de tolerancias en el proceso de diseo del
layout. Estas tolerancias se traducen en una serie de reglas de diseo que fijan distancias
y grosores mnimos, de forma que si stas se respetan, la probabilidad de que el circuito
resultante sea correcto es alta.
Las reglas de diseo estn ligadas a la calidad del proceso tecnolgico y por tanto dependen del fabricante. Al mismo tiempo la evolucin constante de la tecnologa conduce a
una progresiva reduccin de las distancias que constituyen las reglas de diseo. Cuanto
ms conservadoras sean las reglas, ms probable es que el circuito funcione correctamente. Sin embargo, cuanto ms agresivas sean las reglas, mayor es la probabilidad de mejoras en el funcionamiento del circuito, esta mejora puede estar a expensas de la produccin.
Cabe advertir que es posible encontrar que una disposicin que viola las reglas de diseo
funcione correctamente, sin embargo siempre es recomendado hacer uso de estas.

Existen dos maneras distintas de especificar las reglas: a) como distancias absolutas
(en m), b) como mltiplos enteros de un parmetro nico, denominado , relacionado
con la calidad del proceso.
La Figura 5.1 muestra algunas de las reglas de diseo basadas en aplicables a
un proceso de pozo N.

139

Normas de diseo SCMOS (CMOS escalable)

n las normas SCMOS, las geometras del circuito se especifican en el Mead

and Conways lambda de la metodologa basada en1 . La unidad de medida,
lambda, puede ser fcilmente escalada a los distintos procesos de fabricacin
de avances tecnolgicos en semiconductores.

Cada diseo tiene un cdigo de la tecnologa asociada con el diseo del archivo.
Cada cdigo de la tecnologa puede tener una o ms opciones asociadas que son aadidas para precisar los efectos de, ya sea (a) las caractersticas especiales del objetivo del
proceso (b) la presencia de nuevos dispositivos en el diseo.
5

10
5
Reglas relativas a pozo y rea activa
(Excepto contactos de pozo i sustrato)
2

Implantacin a zona activa

2
Lneas de polisilicio

Area activa

Definicin de canal
en un transistor

Separacin
Polisilicio - difusin
2

Lineas de metal
segundo nivel
(si existe)

Lineas de metal
primer nivel
3

3 3

3
2

Agujeros de
contacto- metal

Separacin entre
contactos

Figura 5.1 Juego elemental de reglas de diseo para proceso CMOS de pozo N

1 C. Mead and L. Conway, Introduction to VLSI Systems , Addison-Wesley, 1980

140

Estndar SCMOS

l estndar de tecnologa CMOS es un solo polisilicio y dos metales, la mayor parte de los procesos CMOS presenta mejora en modo N-MOSFET y P-MOSFET.

Tipo del pozo

El CMOS escalable (SC) tiene las normas que soportan los procesos del tipo pozo-N
y pozo-P. Se reconocen tres cdigos de tecnologa que permiten al diseador especificar
bien el tipo de proceso seleccionado.
Tres cdigos de tecnologa son usados para indicar el tipo del pozo (sustrato) utilizado en la fabricacin, estos cdigos son mostrados en la Tabla 5.1.
CODIGO DE TECNOLOGIA
SCN

DESCRIPCIN
CMOS escalable Pozo-N

SCP
SCE

CMOS escalable Pozo-P

CMOS escalable Pozo-Cualquiera
Tabla 5.1 Tipos de pozo SCMOS

Los cdigos de tecnologa SCN y SCP son usados cuando el diseo que se va a fabricar tiene un tipo de pozo especfico. Los diseos que especifican el cdigo de tecnologa
SCE pueden ser fabricados tanto con pozo-N como con pozo-P.

Opciones SCMOS
Las opciones SCMOS se utilizan para disear los proyectos que utilizan capas adicionales ms all de la norma de un slo polisilicio y de dos metales CMOS. Cada opcin
es nombrada con una designacin que se adjunta a la base del cdigo de tecnologa.
Dichas opciones se encuentran resumidas en la Tabla 5.2.

141

DESIGNACION
E

NOMBRE
Electrodo

DESCRIPCIN
Agrega una segunda capa de
polisilicio (poly2), que puede
servir bien como la parte superior del electrodo de un condensador (1,5 micrones solamente)
o como una compuerta de los

Analgico

transistores
Aade electrodo (como en la
opcin E), adems de capas
verticales de transistor NPN

3M

Tres Metales

pbase
Aade una segunda va (via2)
y una capa para el tercer metal

4M

Cuatro Metales

(metal3).
Aade 3M adems una tercera va (via3) y una capa para el

5M

Cinco Metales

cuarto metal (metal4).

Aade 4M adems una cuarta
va (via4) y una capa para el

6M

Seis Metales

quinto metal (metal5).

Aade 5M adems una quinta
va (via5) y una capa para el

LC
PC
DEEP
SUBM

Capacitor Lineal

sexto metal (metal6).

Aade una capa de condensa-

Poli Cap

dores lineales.
Aade poly_cap, una capa de

Profundo

condensadores lineales.
Mejora el ajuste a los procesos

Sub Micrn

de sub-micrn profundos.
Mejora el ajuste a los procesos
de sub-micrn.

Tabla 5.2. Opciones de la tecnologa SCMOS

142

FUNDICIN
Orbit

PROCESO
2.0m Pozo-N

LAMBDA [m]
1

OPCIONES
SCNA, SCNE, SCN,
SCNA_MEMS

Ami

ABN (1.2m Pozo-N)

HP

CMOS34 / AMOSI

HP

(1.2m Pozo-N)
CMOS26G

0.6

SCNA(1), SCNE,

0.6

SCN, Alto Voltage

SCNLC, SCN, Metal

0.5

ajustado
SCN3M, SCN, Metal
ajustado

(0.8m Pozo-N)
AMI
HP

CWL (0.8m Pozo-N)

GMOS14TB/

0.5

SCNPC, Metal ajus-

0.35

tado
SCN3M, SCN, SCN3MLC,

AMOS14TB (0.5m
Pozo-N)

SCNLC, Metal ajustado

HP

GMOS14TB/

0.25

SCN4N, Metal ajustado

AMOS14TB (0.5m
TSMC

Pozo-N)
0.35 m 1P4M

0,25

SCN4M, SCN4M

(4 Metales, 3.3 V/5 V)

Tabla 5.3. MOSIS SCMOS-Asignaciones Compatibles

143

FUNDICIN
AMI

PROCESO
C3O

LAMBDA [um]
0.20

OPCIONES
SCN4M_SUBM, SCN4ME_SUBM

(0,35 micras y pozoN)

AMI

C5F / N

0.30

SCN3M_SUBM, SCN3ME_SUBM

(0,5 micras-y pozo-N)

TSMC

0,35 micras 2P4M

0.20

SCN4ME_SUBM

0.20

SCN4M_SUBM

0.15

SCN5M_SUBM

0,10

SCN6M_SUBM

(4 metales, 3,3 V / 5
V)
TSMC

0,35 micras 1P4M

(4 metales, 3,3 V / 5
V)

TSMC

0,25 micras 5 de
metales 1 de poli (2,5

TSMC

V/3.3 V)
0,18 micras 6 metales
1 de poli (1,8 V/3.3 V)

Tabla 5.4. MOSIS SCMOS_SUBM-Asignaciones Compatibles

FUNDICIN
TSMC

PROCESO
0,25 micras 5 metales

LAMBDA [um]
0,12

OPCIONES
SCN5M_DEEP

TSMC

1 de poli (2,5 V/3.3 V)

0,18 micras 6 metales

0,09

SCN6M_DEEP

1 de poli (1,8 V/3.3 V)

Tabla 5.5. MOSIS SCMOS_DEEP-Asignaciones Compatibles

Procesos compatibles con SCMOS

MOSIS ofrece actualmente los procesos de fabricacin que se han mostrado anteriormente en las Tablas 5.3 a 5.5. Para cada proceso de la lista de SCMOS los cdigos de
tecnologa son mostrados.

144

Normas SCMOS_SUBM y SCMOS_DEEP

El diseo de normas SCMOS fueron procesos desarrollados de 1,0 a 3,0 micrones.
Para sacar el mximo provecho de los procesos de sub-micrones, las normas SCMOS se
revisaron para crear SCMOS_SUBM. Al aumentar el tamao de lambda en algunas normas
se desarrollaron otro tipo de normas para sub-micron, a fin de permitir el uso de un menor
valor de lambda, y mejorar el ajuste de estos procesos con tamaos muy pequeos.
Las normas SCMOS_SUBM fueron revisadas de nuevo en el rgimen de 0,25 micras
para ajustar los procesos a sub-micrn de una manera ms profunda de lo habitual y as
se dio paso a la creacin de la variante SCMOS_DEEP.
En la Tabla 5.6 se enumeran las diferencias entre SCMOS y SCMOS sub-micrn. En la
Tabla 5.7 se enlistan las diferencias entre los sub-SCMOS y SCMOS micras de profundidad.
REGLA
1.1, 17.1
1.2, 17.2
2,3
3,2
5.3, 6.3
5.5b
7,2
7,4
8,5
11.1
11.3
11.5
13.2
15.1
15.2
15.4
17.3
17.4

DESCRIPCIN
Ancho del pozo
Espacio del pozo
(diferentes potenciales)
Superposicin del pozo
(espacio) a transistor
Poli espacio
Espacio de contacto
Espacio para Poli
Espacio Metal 1
Espacio mnimo (cuando el
metal es ms amplio que
10 lambda)
Vas planas
Ancho Poly2
Superposicin Poly2
Espacio de contacto Poly2
Poly2 en contacto con el
espacio

SCMOS
10
9

SCMOS sub-micrn
12
18

2
2
4
2
4

3
3
5
3
6

2
3
2
3
2

Sin restricciones
7
5
6
3

Ancho Metal3
Espacio Metal3 (proceso de
3 metales solamente)
Espacio mnimo (cuando el
metal es ms amplio que el
10 lambda)
Espaciamiento mnimo de
activos externos
Sobre posicin mnima de
activos

6
4

5
3

Tabla 5.6. Diferencias entre SCMOS y SCMOS Sub-micrones

145

REGLA

DESCRIPCIN

SCMOS

3.2
3.2.a

Espacio del Polisilicio

Espacio del polisilicio
sobre el rea activa
Mnima extensin del
Gate
Extensin activa ms all
de Poli
Seleccione la
superposicin de contacto
Seleccione el ancho y el
espacio

3.3
3.4
4.3
4.4

5.3, 6.3
8.1
9.2
9.4

14.1
15.2
15.4

21.1
22.2

(p + a + p o n a n + +)
Contacto espaciamiento
Ancho de la va
Espacio Metal2
Espacio mnimo (cuando
el metal es ms amplio
que 10 lambda)
Ancho de la Via2
Espacio Metal3
Espacio mnimo (cuando
el metal es ms amplio
que 10 lambda)
Ancho de la Via3
Espacio Metal4 (5 + para
los procesos de metal)

SCMOS
PROFUNDA
3
4

2.5

1.5

3
2
3
6

4
3
4
8

2
3
6

3
4
8

2
3

3
4

Tabla 5.7. Diferencias entre SCMOS profundas y SCMOS Sub-micrones (Cont.)

Reglas de diseo SCMOS Pozo

REGLA
1.1
1.2
1.3
1.4

DESCRIPCIN
Ancho mnimo
Espacio mnimo entre pozos
de diferentes potenciales
Espacio mnimo entre pozos
de iguales potenciales
Espacio mnimo entre pozos
de diferentes tipos
Tabla 5.8 Reglas de diseo SCMOS Pozo

146

LAMBDA
10 [SUBM 12]
9 [SUBM 18]
0o6
6

1.2
Pozo - N

1.3
Pozo - N

Pozo - N
1.4

1.1

Pozo - P
Figura 5.2 Diagrama de las reglas de diseo SCMOS Pozo

Reglas de diseo SCMOS rea activa

REGLA
2.1
2.2
2.3
2.4

DESCRIPCIN
Ancho mnimo
Espacio mnimo
Source/Drain activa al borde del pozo
Sustrato/Pozo contacto activo al borde
del pozo
Espacio mnimo entre reas activas
de diferentes implantes

2.4

LAMBDA
3
3
5
3
0o4

Tabla 5.9 Reglas de diseo SCMOS rea activa 1.3.7.

2.1

ACTIVA

2.2

ACTIVA

2.5

ACTIVA

N- plus - select

P Region
N Region

2.1

ACTIVA

P- plus - select

P- plus - select
2.4

2.3

2.4

2.3

2.2

ACTIVA

2.5

ACTIVA

N- plus - select

Figura 5.3 Diagrama de las reglas de diseo SCMOS rea activa.

147

Reglas de diseo SCMOS Poli

REGLA
3.1
3.2
3.3
3.4

DESCRIPCIN
Ancho mnimo
Espacio mnimo
Mnima extensin del gate
Mnima extensin activa del
polisilicio
Mnimo campo del polisilicio
activo

3.5

LAMBDA
2
2
2
3
1

Tabla 5.10 Reglas de diseo SCMOS Poli

3.5
ACTIVA

POLY

3.1
3.2

POLY

3.3

ACTIVA

3.4

Figura 5.4 Diagrama de las reglas de diseo SCMOS Poli

Reglas de diseo SCMOS Implante (Select)

REGLA
4.1

4.2
4.3
4.4

DESCRIPCIN
Espacio mnimo del implante del canal del transistor
para asegurar el ancho adecuado del souce/drain
Mnimo implante sobrepuesto con el rea activa
Mnimo implante sobrepuesto con el contacto
Mnimo ancho y espaciamiento del implante

LAMBDA
3

Tabla 5.11 Reglas de diseo SCMOS Implante (Select)

148

2
1
2

Implante N+
4.3 4.3

ct

nta

Co

4.1
POLY

4.2

Active

Implante N+

Figura 5.5 Diagrama de las reglas de diseo SCMOS Implante (Select)

Reglas de diseo SCMOS Contacto simple para polisilicio

REGLA
5.1
5.2
5.3
5.4

DESCRIPCIN
Tamao exacto del contacto
Mnimo solapamiento del
polisilicio
Mnimo espaciamiento del
contacto
Espacio mnimo del gate del
transistor

LAMBDA
2x2
1.5
2
2

Tabla 5.12 Reglas de diseo SCMOS Contacto simple para polisilicio

Activa

5.4

5.2
5.3
ct

ta
on

Poly
5.1

Figura 5.6 Diagrama de las reglas de diseo SCMOS Contacto simple para polisilicio

149

REGLAS
6.1
6.2
6.3
6.4

DESCRIPCIN
Tamao exacto del contacto
Mnimo solapamiento del rea activa
Espacio mnimo del contacto
Espacio mnimo del gate del transistor

LAMBDA
2x2
1.5
2
2

Tabla 5.13 Reglas de diseo SCMOS Contacto simple para rea activa 1.3.11.

Reglas de diseo SCMOS Contacto alternativo para el polisilicio

6.2

6.4
ct

nta

Co

6.3
ACTIVA

6.1
Poly

Figura 5.7 Diagrama de las reglas de diseo SCMOS Contacto simple para rea activa

REGLA
5.2 B
5.5 B
5.6 B
5.7 B

DESCRIPCIN
Mnimo solapamiento del polisilicio
Espacio mnimo para otro polisilicio
Espacio mnimo del rea activa (un contacto)
Espacio mnimo del rea activa (un contacto)

LAMBDA
1
4
2
3

Tabla 5.14 Reglas de diseo SCMOS Contacto alternativo para el polisilicio

= Contact
5.1
5.2.b

5.5.b

Poly

Active
5.4

5.7.b

5.6.6
(one)

(many)

5.3

Figura 5.8 Diagrama de las reglas de diseo SCMOS Contacto alternativo para el polisilicio

150

Reglas de diseo SCMOS Contacto alternativo para el rea activa

REGLA
6.2 B
6.5 B
6.6 B
6.7 B
6.8 B

DESCRIPCIN
Mnimo solapamiento del rea activa
Espacio mnimo de la regin de
difusin
Espacio mnimo del campo de
polisilicio (un contacto)
Espacio mnimo del campo de
polisilicio (muchos contactos)
Espacio mnimo del contacto polisilicio

LAMBDA
1
5
2
3
4

Tabla 5.15 Reglas de diseo SCMOS Contacto alternativo para el rea activa
Poly

c
nta

Co

Active
6.8.b

6.1
6.5.b

6.4
6.3

6.7.b
6.6.b

6.2.b

Figura 5.9 Diagrama de las reglas de diseo SCMOS Contacto alternativo para el rea activa

Reglas de diseo SCMOS Metal 1

REGLA
7.1
7.2 A
7.2 B
7.3

DESCRIPCIN
Ancho mnimo
Espacio mnimo
Espacio mnimo para el metal
ajustado
Mnimo solapamiento con
cualquier contacto

LAMBDA
3
3
2
1

Tabla 5.16 Reglas de diseo SCMOS Metal 1

151

Active
7.3
7.1

Metal 1

7.2

Poly
ct

ta
on

Metal 1

Figura 5.10 Diagrama de las reglas de diseo SCMOS Metal 1

Reglas de diseo SCMOS Va 1

REGLA
8.1
8.2
8.3

DESCRIPCIN
Tamao exacto
Espacio mnimo para la va 1
Solapamiento mnimo sobre el
metal 1
Espacio mnimo con el
contacto
Espacio mnimo del polisilicio
al borde del rea activa

8.4
8.5

LAMBDA
2x2
3
1
2
2

Tabla 5.17 Reglas de diseo SCMOS Va 1

Poly
8.5
Metal1

Via

Active

8.1
8.2

8.5

Via

Via
8.5

8.4

tac

n
Co

8.3

Active
Figura 5.11 Diagrama de las reglas de diseo SCMOS Va 1

152

REGLA
9.1
9.2 A
9.2 B

DESCRIPCIN
Ancho mnimo
Espacio mnimo
Espacio mnimo para el metal
ajustado o SUBM
Mnimo solapamiento con la
va 1

9.3

LAMBDA
3
4
3
1

Tabla 5.18 Reglas de diseo SCMOS Metal 2

Metal 2

9.1

9.2.a
9.2.b
Metal 2

Via
9.3

Metal 1
Figura 5.12 Diagrama de las reglas de diseo SCMOS Metal 2

REGLA
11.1
11.2
11.3

DESCRIPCIN
Ancho mnimo
Espacio mnimo
Solapamiento mnimo del
polisilicio
Espacio mnimo al rea activa
o al borde del pozo
Espacio mnimo del contacto
polisilicio

11.4
11.5

LAMBDA
3
3
2
2
3

Tabla 5.19 Reglas de diseo SCMOS Capacitor (Opcin anloga)

11.3
Electrode

11.1

11.2

Electrode

11.5

Metal 1

Poly

Figura 5.13 Diagrama de las reglas de diseo SCMOS Capacitor (Opcin anloga)

153

Reglas de diseo SCMOS Electrodo para Transistor

(Opcin anloga)
REGLA
12.1
12.2
12.3

DESCRIPCIN
Ancho mnimo
Espacio mnimo
Mnimo electrodo del gate
sobrepuesto al rea activa
Espacio mnimo al rea activa
Espacio mnimo o
solapamiento con el polisilicio
Espacio mnimo del contacto
del polisilico o el rea activa

12.4
12.5
12.6

LAMBDA
2
3
2
1
2
3

Tabla 5.20 Reglas de diseo SCMOS Electrodo para Transistor (Opcin anloga)

12.1

E
L
E
C
T
R
O
D
E

t
tac

12.3

Co

12.6

Poly
12.5
Electrode
12.2

Active

ct

nta

Co

12.6

12.4
Figura 5.14 Diagrama de las reglas de diseo SCMOS Electrodo para Transistor (Opcin anloga)

Reglas de diseo SCMOS Contacto del Electrodo

(Opcin anloga)
REGLA
13.1
13.2
13.3
13.4
13.5

DESCRIPCIN
Tamao exacto del contacto
Espacio mnimo del contacto
Solapamiento mnimo del
electrodo (sobre el capacitor)
Espacio mnimo del elctrodo
(sin el capacitor)
Espacio mnimo del polisilicio
o el rea activa

LAMBDA
2x2
2
3
2
3

Tabla 5.21 Reglas de diseo SCMOS Contacto del Electrodo (Opcin anloga)

154

Metal 1
Poly
13.3
13.1

Electrode

13.4
13.2

Active

13.5

13.5
Electrode

Poly

Figura 5.15 Diagrama de las reglas de diseo SCMOS Contacto del Electrodo (Opcin anloga)

Reglas de diseo SCMOS Va 2 (Opcin de tres metales)

REGLA
14.1
14.2
14.3

DESCRIPCIN
Tamao exacto
Espacio mnimo
Solapamiento mnimo de la
VIA 2
Espacio mnimo de la VIA 1
VIA 2 puede ser colocada
sobre el contacto

14.4
14.5

LAMBDA
2x2
3
1
2

Tabla 5.22 Reglas de diseo SCMOS Va 2 (Opcin de tres metales)

14.1
14.1

14.2 Via2

14.4

14.3
Via

Metal 3
Via
Metal 2

Figura 5.16 Diagrama de las reglas de diseo SCMOS Va 2 (Opcin de tres metales)

155

Reglas de diseo SCMOS Metal 3 (Opcin de tres metales)

REGLA
15.1
15.2
15.3

DESCRIPCIN
Ancho mnimo
Espacio mnimo para el metal
3
Solapamiento mnimo de la
VIA 2

LAMBDA
6
4
2

Tabla 5.23 Reglas de diseo SCMOS Metal 3 (Opcin de tres metales)

15.1
Metal 3
15.2
Via2

Metal 3

15.3

Figura 5.17 Diagrama de las reglas de diseo SCMOS Va 2 (Opcin de tres metales)

REGLA
16.1
16.2
16.3
16.4
16.5
16.6
16.7
16.8
16.9
16.10
16.11

DESCRIPCIN
Todo el contacto activo
Espacio mnimo
Implante mnimo del emisor sobrepuesto al
contacto
Mnimo espacio entre el implante del emisor y el
de la base
Mnima pbase sobrepuesta sobre el implante de la
base
Implante de base mnimo sobrepuesto al contacto
Pozo N mnimo sobrepuesto a pbase
Espacio mnimo entre la base y el rea del
colector
rea mnima del colector sobrepuesta al contacto

LAMBDA
2x2
3
2

Mnimo Pozo N sobrepuesto al rea activa del

colector
Implante mnimo sobrepuesto al rea activa del
colector

Tabla 5.24 Reglas de diseo SCMOS Transistor Bipolar NPN (Opcin anloga)

156

4
2
2
6
4
2

16.11

16.10

N _ Well

Collector Active
ct

nta

16.9
16.8

Co

Active
N+ _ Select
16.3

Emitter
16.2

ct

nta

Co

16.1

N+ _ Select
16.4
Base Contact
ct

nta

Co

16.6
P+ _ Select
PBase

16.5
16.7

N _ Well

Figura 5.18 Diagrama de las reglas de diseo SCMOS Transistor Bipolar NPN (Opcin anloga)

Reglas de diseo SCMOS Pozo del Capacitor

(Opcin de capacitor lineal)
REGLA
17.1
17.2
17.3

DESCRIPCIN
Ancho mnimo
Espacio mnimo para el metal 3
Espacio mnimo para rea activa externa
Solapamiento mnimo con el
rea activa

17.4

LAMBDA
10
9
5
5

Tabla 5.25 Reglas de diseo SCMOS Pozo del Capacitor (Opcin de capacitor lineal)

17.1

Active

17.3

Active
17.4
Cap _ Well

17.2

N _ Well
P _ Well
Cap _ Well

Figura 5.19 Diagrama de las reglas de diseo SCMOS Pozo del Capacitor (Opcin de capacitor lineal)

157

Reglas de diseo SCMOS Capacitor lineal

(Opcin de capacitor lineal)
REGLA
18.1
18.2
18.3
18.4
18.5

DESCRIPCIN
Ancho mnimo
Extensin mnima del
polisilicio sobre el rea activa
rea activa mnima
sobrepuesta con el polisilicio
Contacto mnimo del polisilicio
al rea activa
Contacto mnimo del rea
activa al polisilicio

LAMBDA
3

3
2
4/6

Tabla 5.26 Reglas de diseo SCMOS Capacitor lineal (Opcin de capacitor lineal)
Cap _ Well

Active

ct

nta

Co

18.2

18.5

Linear
Capacitor

18.4

18.3

18.1

Poly

Figura 5.20 Diagrama de las reglas de diseo SCMOS Capacitor lineal (Opcin de capacitor lineal)

Reglas de diseo SCMOS Va 3 (Opcin para el cuarto metal)

REGLA
15.1
15.3
21.1
21.2
21.3

DESCRIPCIN
Ancho mnimo del Metal 3
Solapamiento mnimo del
Metal 3 sobre la va 2
Tamao exacto
Espacio mnimo
Solapamiento mnimo del
metal 3

LAMBDA
3
1
2X2
4
1

Tabla 5.27 Reglas de diseo SCMOS Va 3 (Opcin para el cuarto metal)

158

21.1
21.1
Metal 3

21.3
21.2

Via3

Metal 2

Figura 5.21 Diagrama de las reglas de diseo SCMOS Va 3 (Opcin para el cuarto metal)

Reglas de diseo SCMOS Metal 4

(Opcin para el cuarto metal, slo SUBM)
REGLA
22.1
22.2
22.3

DESCRIPCIN
Ancho mnimo
Separacin mnima del metal 4
Solapamiento mnimo con la va 3

LAMBDA
6
6
2

Tabla 5.28 Reglas de diseo SCMOS Metal 4 (Opcin para el cuarto metal, slo SUBM)

22.1
Metal 4
22.2
Via3

Metal 4

22.3

Figura 5.22 Diagrama de las reglas de diseo SCMOS Metal 4 (Opcin para el cuarto metal, slo SUBM)

159

Ejemplos diseo de un inversor

VDD
_
a

Gnd
Figura 5.23 Diagrama elctrico del inversor

VDD
p-type diffusion

transistor

Metal 1

a
Poly
n-type
diffusion

Vss

Figura 5.24 Diagrama de lneas con los diferentes elementos a utilizar en el layout

160

Well

VDD

40

Contacto
Metal 1
Difusion p

Difusion n
Polisilicio

GND
32
Figura 5.25 Layout de geometras tpicas para el inversor

Herramientas de Diseo
En el mercado existen varias herramientas que nos facilitan el diseo de circuitos
lgicos con sus correspondientes reglas de diseo, esto nos permite ahorrar tiempo y
optimizar nuestros proyectos. Algunos de los programas que nos permiten utilizar las
reglas de diseo son:
DSCH2
MICROWIND
L-EDIT
LASI

Descripcin del software

DSCH2: Esta aplicacin consta de un editor lgico, basado en captura de esquemas, y
un simulador. Est orientado a la validacin del circuito lgico antes de pasar a la fase de
sntesis microelectrnica. Proporciona un entorno sencillo para el diseo lgico jerrquico
y simulacin con anlisis de retardos, todo lo cual permite el diseo y validacin de estructuras lgicas complejas. Una caracterstica muy interesante es la posibilidad de estimar el
consumo de potencia del circuito. Adems, es capaz de generar un fichero Verilog del circuito lgico que puede tomar como entrada la aplicacin Microwind 2 para crear el layout.
MICROWIND2: Permite que el estudiante disee y simule un circuito integrado en el
nivel fsico de la descripcin. El paquete contiene una biblioteca de la lgica comn y de
los circuitos integrados anlogos, para ver y para simular. MICROWIND2 incluye todos
los comandos para un redactor de la mscara, as como las herramientas originales que
nunca se recolectaron antes en un solo mdulo (2.0 y la opcin de proceso 3D, recopila-

161

dor de VERILOG). La extraccin elctrica de su circuito se realiza automticamente y el

simulador anlogo produce voltaje y curvas actuales inmediatamente.
LASI: Layout System for Individuals. LASI es un programa de diseo automatizado usado para el esquema de la disposicin fsica de circuitos integrados. Se utiliza adems, para
crear y arreglar los polgonos que corresponden a las regiones (es decir, drenador, interconexin del metal, etc.) que componen cada dispositivo en un IC. LASI es bsicamente un
programa de dibujo de dos dimensiones. El dibujo creado recibe el nombre de disposicin.
L-EDIT: Es una herramienta para el layout que utiliza los elementos dibujados en capas
para representar las mscaras que se emplean en la fabricacin de un circuito integrado.
Las capas son representadas por diversos colores y patrones. L-Edit describe un diseo
del layout en trminos de archivos, celdas, casos, y objetos dibujados. Un archivo se puede
componer de cualquier nmero de celdas, las cuales pueden ser relacionadas por jerarqua,
como en un diseo tpico, o pueden ser independientes, como en un archivo de la biblioteca.

Ejemplos
Diseo de una compuerta NAND con la ayuda de DSCH y Microwind
El esquema de la Figura 5.26 representa una compuerta NAND con tecnologa CMOS

W=1.0u
L=0.12u

W=1.0u
L=0.12u

W=1.0u
L=0.12u

OUT

W=1.0u
L=0.12u
B

Figura 5.26 Esquema Elctrico de una Compuerta NAND (CMOS)

Segn lo calculado para obtener resistencias iguales en la red de tipo P y en la

red de tipo N, todos los transistores deben tener las mismas dimensiones. En nuestro
caso hemos elegido

162

= 3 , W = 1 y L = 0.12

Vdd+

Clock3

Clock2

0.01 pF

VssFigura 5.27 Layout del diseo

Como se puede apreciar, se ha colocado un condensador de 0.01pF a la salida de la

compuerta para caracterizar la misma.

Figura 5.28 Tiempos de Subida y Bajada de la compuerta NAND

163

Diseo de un Inversor
W=2.0u
L=0.12u

OUT

A
W=1.0u
L=0.12u

Figura 5.29 Diagrama elctrico del Inversor

Vdd+

S1

Clock1

Vss-

Figura 5.30 Layout del Inversor

164

0.01 pF

Figura 5.31 Tiempos de bajada y subida del inversor

165

CAPULO

El inversor CMOS

Introduccin

os circuitos lgicos MOS o CMOS se han fabricado como paquetes estndar

para su uso en sistemas digitales desde los aos 70s. Estos paquetes contienen compuertas lgicas y otros elementos digitales que forman sistemas con
un nmero de compuertas por paquete que va desde unos pocos (circuitos
SSI small-scale integrate) hasta algunas decenas (circuitos MSI medium-scale integrated). A finales de los 70s surgi la integracin a muy gran escala lo que permiti
la incorporacin de cientos y miles de compuertas por chip (circuitos VLSI very largescale integrated) y el NMOS se convirti en la ms selecta tecnologa de fabricacin1.

Los primeros circuitos VLSI, que utilizaron esta tecnologa, empleaban el transistor de
enriquecimiento, y despus el transistor de agotamiento, como configuracin bsica de
un inversor. En esa poca, aunque el CMOS ofreca mayor flexibilidad de diseo y otras
ventajas, el NMOS se impuso por su costo y simplicidad. Sin embargo en la actualidad,
la tecnologa CMOS ha sustituido a la NMOS en todos los niveles de integracin, tanto
en aplicaciones anlogas como digitales2. Hoy en da la gran mayora de los circuitos integrados de aplicacin especfica, utilizan tecnologa CMOS, la cual se nutre a su vez de
los transistores MOS (Metal xido Semiconductor).
El circuito del inversor CMOS puede considerarse como el origen de toda la tecnologa CMOS y muchas de sus propiedades como bajo consumo de potencia y eficiencia en
cuanto a bajos tiempos de retardo son a su vez propiedades generales de toda la circuitera CMOS, de ah su importancia y su inters.
Para cualquier tecnologa de circuitos integrados, el elemento bsico es el inversor
lgico. De ah que se hace necesario entender su funcionamiento y sus curvas caractersticas para ampliar el conocimiento al diseo de otros circuitos lgicos ms complejos.
En este documento se realiza una exhaustiva descripcin y caracterizacin del inversor CMOS. Las caractersticas entrada- salida de un inversor CMOS son la expresin
de una tecnologa digital robusta, en el sentido de que maneja con mucha fiabilidad la
informacin digital que recibe (unos y ceros) de forma que no exista ambigedad en la
interpretacin de un valor de tensin respecto a su valor lgico.
1 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
2 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

169

El Inversor

l inversor es el elemento ms importante dentro de la microelectrnica actual,

est compuesto de transistores MOSFET tipo P y tipo N conectados en serie
entre la alimentacin positiva y masa.

La Figura 6.1 muestra un inversor bsico, el cual utiliza dos MOSFET de enriquecimiento, uno de tipo N y otro de tipo P. El cuerpo de cada dispositivo est conectado
a su fuente, por lo tanto no surge el efecto del cuerpo.

QP

QP

iDP
Vt

iDN

iDP
Vo

Vt

QN

(a)

iDN

Vo

QN

(b)

Figura 6.1 (a) Modelo del inversor CMOS y (b) Circuito esquemtico simplificado para el inversor3

Revisin acerca de los transistores MOSFET

El transistor de efecto campo es en realidad una familia de transistores que se basan
en el campo elctrico para controlar la conductividad de un canal en un material semiconductor. Segn la construccin del electrodo de la compuerta, se conocen principalmente dos clases de FET:
Los de juntura (JFET), bastante sensibles a los cambios de temperatura, pero muy
buenos para el manejo de altas frecuencias y seales muy dbiles.
Los de compuerta aislada (MOSFET) tienen un electrodo de control metlico, aislado
del canal mediante una delgada capa de dixido de silicio, de la que se deriva la raz MOS
(Metal-Oxido-semiconductor). Dependiendo del canal del transistor se pueden encontrar
dos clases de MOSFET: Canal N y Canal P.
3 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

170

Tipo P
El transistor tipo P se compone de las siguientes capas caractersticas: Se tiene un
pozo tipo N; una difusin tipo P y en su canal un metal y oxido de silicio. Adems su
funcionamiento se basa en la movilidad de huecos.

D
S

N
N

G
S

CANAL P
Figura 6.2 Transistor P

Tipo N
El transistor tipo N se compone de las siguientes capas caractersticas: Se tiene un pozo
tipo P; una difusin tipo N y en su canal un metal y oxido de silicio. Adems su funcionamiento se basa en la movilidad de electrones; por eso es tres veces ms rpido que el tipo P.

P
P

Drenaje

Fuentes

Puerta

G
S

CANAL N
Figura 6.3 Transistor N

Esta tecnologa es robusta porque:

El valor de la tensin de salida es siempre uno de los dos valores extremos del
rango dinmico: VDD 0 (se suele denominar a este comportamiento: rail to rail logic).
La transicin del nivel de salida alto a bajo (o viceversa) puede hacerse en un valor centrado en el medio del rango dinmico, es decir, equidistantemente de los valores
correspondientes a los dos rales de la alimentacin.
Los niveles se regeneran automticamente en caso de deterioro, sin ms que hacer pasar la seal por una cadena corta de inversores.

171

Operacin del Circuito

La topologa bsica de un inversor con transistores MOS es la mostrada en la Figura 1.
El transistor Q P se podra comportar como una carga activa. En el circuito de la figura 1 tenemos una entrada v i y una salida v 0 , la cual depender de manera directa de v i . Es decir:
si en v i hay un nivel lgico alto (1) > V dd 10mV , en la salida se presentar un nivel lgico
bajo (0) < 10mV, esto ocurre porque los transistores utilizados se comportan como interruptores y en este caso especficamente, el transistor PMOS ubicado en la parte de arriba se
comporta como un interruptor abierto, grficamente se tiene el circuito de la Figura 6.4.

VDD

VDSN

Vo=0

Figura 6.4 Circuito equivalente cuando v_i=V_DD, por tanto la salida es v_0=V_OL=0V4

Lo que nos permite observar que efectivamente el voltaje de salida es cero. La curva
caracterstica de i D vs v DS para Q N y la curva de carga de Q P cuando v SGP = 0V , se
ilustran en la Figura 6.5, donde tambin se observa que para v SGP < Vt la curva de carga
es horizontal con i D cercana a cero. El punto de operacin del circuito est en la interseccin de las dos curvas, donde la salida de voltaje y la corriente son cercanas a cero.
Esto implica que la disipacin de corriente en el circuito es muy baja. Es interesante notar
que a pesar de que el transistor tipo NMOS est operando con una corriente y voltaje de
drenador a fuente casi cero, sta se encuentra ubicada en un punto muy pendiente de la
recta i D vs v DS , por lo tanto este transistor proporciona una trayectoria de baja resistencia
entre la salida y tierra. Esta resistencia se puede calcular como:

rDSN =

W
k n' (V DD Vtn )
L n

(1.1)

4 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

172

VGSN =VOH =VDD

Curva de Carga

Punto de
Operacin
0

VGSP = 0

VDD

VOL 0

Figura 6.5 Curva caracterstica de

vs v DS para Q N con v GSN = VDD ( iD

de Q P para el caso de v
= 0V 5

iD

SGP

V0

= i y v DSN = v 0 ) curva de carga

Por otro lado, si en v i hay un nivel lgico bajo (0) < 10 mV, en la salida se presentar un
nivel lgico alto (1) > V dd 10mV , en este caso, el transistor NMOS ubicado en la parte de
abajo se comporta como un interruptor abierto, como se muestra en el circuito de la Figura 6.6.

VDD

VDSP
Vo=VDD

Figura 6.6 Circuito equivalente cuando

v i = 0V , por tanto la salida es v 0 = VDD

El voltaje de salida es diferente de cero. Como se observa en la Figura 6.7, la curva

de carga (correspondiente al dispositivo tipo p) en este caso tiene un valor lejano al cero,
ms exactamente un voltaje v SGP =V DD . Si se ve el punto de operacin en este caso, el
voltaje de salida es cercano a V DD y la corriente de salida es cercana a cero. Por tanto se
tiene tambin una disipacin de potencia baja, lo cual sugiere una resistencia baja entre
la salida y la fuente V DD que se calcula de la siguiente manera:

rDSP =

W
k p' V DD Vtp
L p

(1.2)

5 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
6 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

173

Sin embargo, la capacidad de excitacin de carga del inversor es alta. Cuando la

entrada est a nivel alto (1), el transistor Q_N puede disipar una corriente de carga relativamente alta, corriente que puede descargar con rapidez la capacitancia de carga. Por
su accin de disipar la corriente de carga y reducir el voltaje de salida, el transistor Q N se
conoce como dispositivo reductor.

Curva de Carga

(VGSP = VDD)

Punto de Operacin

VOH VDD

VGSN =VOL = 0
0

VDD

Figura 6.7 Curva caracterstica de i D vs v DS para Q N con

carga de Q P para el caso de

Vo

v GSN = 0V ( i = i y v = v ) y curva de
D
DSN
0
v SGP = VDD 7

Por otro lado, como el transistor Q P puede generar una corriente de carga relativamente grande, esta puede cargar con rapidez una capacitancia de carga, llevando el voltaje de
salida hacia V DD , razn por la cual el transistor Q P es llamado dispositivo elevador.
En la Figura 6.8 se observa el esquema elctrico empleado en la simulacin del inversor en PSpice para verificar su funcionamiento, siendo la entrada al inversor una seal
cuadrada de 0 a 5V. En la Figura 6.9.a se observa la seal de entrada y en la Figura 6.9.b
la seal obtenida a la salida del inversor.
Tipo P
+

M3
V1 = 0.001
V2 = 5
TD = 10n
TR = 1p
TF = 1p
PW = 0.5u
PER = 1u

V2
+
_

M4

V1

50p
0

Tipo N
0

Figura 6.8 Esquema elctrico del inversor CMOS en PSpice

7 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

174

(a)

(b)

Figura 6.9 (a) Seal de entrada y (b) seal de salida del inversor CMOS simulado en PSpice

Curva Caracterstica de Transferencia de Voltaje (VTC)

En la caracterizacin de la entrada salida; se pueden diferenciar las tres zonas de
trabajo que dependen de las regiones de cada transistor (Figura 6.10).
ZONA 1: NMOS apagado y PMOS activo
El voltaje en la compuerta de los dos transistores tiende a cero, el transistor NMOS se encuentra en corte y el transistor PMOS est activo, por tanto a la salida se deja pasar V DD .

ZONA 2: NMOS en saturacin y PMOS en saturacin

El voltaje en la compuerta de los dos transistores se encuentra en la zona de decisin,

por tanto el estado de la salida es transitorio.
ZONA 3: NMOS activo y PMOS apagado
El voltaje en la compuerta de los dos transistores tiende a V DD , el transistor NMOS se
encuentra encendido y el transistor PMOS est en corte. La salida est en cero.
v
5.0
4.5
4.0

v(2)

NMOS
OFF

NMOS SAT

3.5
PMOS OHM

3.0

NMOS SAT

2.5
PMOS SAT

2.0
1.5
lVTPl = 1.1V
1.0

NMOS OHM

0.5
0.0

PMOS SAT
0.0

0.5

1.0
1.5
2.0
VTN = 0.7V
sveep

2.5

3.0
v

3.5

PMOS OFF
4.0
4.5
5.0
VDD = lVTPl = 3.9V

Figura 6.10 Curva entrada- salida del inversor y regiones de cada transistor

175

Para obtener la curva caracterstica de transferencia de voltaje (VTC, por sus siglas
en ingles), se procede a calcular los puntos crticos de la curva, para lo cual se necesita-

rn las relaciones i vs v de Q N y Q P .
Para el transistor

QN :

W
1
i DN = k n' (Vt Vtn )v 0 v 02 parav 0 v i Vtn
2
L n
2
1 W
i DN = k n' (V i Vtn ) parav 0 v i Vtn
2 L n

Y para el transistor Q P :

2
W
1
i DP = k p' V DD v i Vtp (V DD v 0 ) (V DD v 0 ) parav 0 v i + Vtp
2
L p

1 W
i DP = k p' V DD v i Vtp
2 L p

) parav
2

El inversor CMOS comnmente se disea para tener:

v i + Vtp

(1.3)

(1.4)

(1.5)

(1.6)

W
W
Vtn = Vtp yk n' = k p'
L n
L p

Como p es 0.3 a 0.5 veces el valor de n , el ancho del canal p debe hacerse dos o
tres veces el del dispositivo del canal n as:

Wp
Wn

n
p

(1.7)

Entonces el inversor tendr una curva caracterstica simtrica de transferencia e igual

capacidad de excitacin de corriente en ambas direcciones (elevacin y reduccin).
Con Q N y Q P acoplados, el inversor tiene una curva caracterstica de transferencia
de voltaje como la mostrada en la Figura 6.11. Esta curva tiene 5 segmentos diferentes
correspondientes a diferentes combinaciones de modos de operacin de Q N y Q P . El
segmento vertical BC corresponde a cuando Q N y Q P estn en saturacin, sin tener en
cuenta la resistencia finita de cada transistor. Este segmento vertical ocurre en V =
i
est limitado por v 0 ( B ) =

V DD

V DD

V DD
2

+Vt y v 0 (C ) =
Vt .
2
2
Los puntos VOL y VOH son el mximo permitido de nivel bajo (0) y mnimo de nivel alto
(1) respectivamente, sin que se presenten problemas de ruido en el inversor. Son definidos formalmente como los puntos en la curva de transferencia en que la ganancia incremental es unitaria ( pendiente = 1V /V ).

176

QN en saturacin
Qp en regin triodo

V0

QN off

VOH = VDD

Pendiente = -1

VDD/2 + Vt

B
QN y Qp
En saturacin
C

VDD/2 - Vt

Pendiente = -1 QN en saturacin
Qp en regin triodo
Qp off

VOL = 0

D
0

Vt

VIL

VIH

VDD - Vt

VDD

Vt

Vth = VDD/2
Figura 6.11 Curva de entrada salida (VTC) de un inversor CMOS8

Para determinar V IH , Q N est en la regin triodo y por lo tanto su corriente est dada
por la ecuacin (1.3), en cambio Q P est en saturacin y su corriente est dada por (1.6).
Igualando i DN con i DP y suponiendo que estn acoplados, tenemos:

(v

2
1
1
Vt )v 0 v 02 = (V DD v i Vt )
2
2

Derivando a ambos lados respecto a v i , se obtiene

(v

Sustituimos v i =V IH y

dv 0

Vt )

dv 0
dv
v 0 0 v 0 = (V DD v i Vt )
dv i
dv i

dv i =-1 para obtener:

V
v 0 =V IH DD
2

Al sustituir en (1.8) v i =V IH y v 0 por la ecuacin anterior (1.9), tenemos:

V IH =

1
(5V 2Vt )
8 DD

(1.8)

(1.9)

(1.10)

(1.11)

8 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

177

V IL se puede calcular de manera semejante a la empleada para hallar V IH . Utilizando

la siguiente simetra:

V IH

V DD
2

V DD
2

(1.12)

V IL

Reemplazando V IH en la ecuacin (1.11) tenemos:

V IL =

1
(3V + 2Vt )
8 DD

(1.13)

Se puede obtener la funcin de transferencia mediante simulacin PSpice: las Figuras 6.12.a y 6.12.b muestran, respectivamente, la funcin de transferencia v 0 v i y el
consumo de intensidad de un inversor CMOS de la tecnologa .
Especificaciones: L = 1m ,W = 1,5m , VTO = 1V, p , NMOS = 40A / V2

y p , PMOS = 15A /V 2.

(a)

(b)

Figura 6.12 (a) Curva de transferencia v 0 v i simulada de un inversor CMOS y

(b) Consumo de potencia del inversor.

Mrgenes de Ruido
Los mrgenes de ruido alto NM H y bajo NM L estn dados respectivamente por:

NM H =V (1) V IH =VOH V IH

NM H =V DD

1
1
5V DD 2Vt ) = (3V DD + 2Vt )
(
8
8

NM L =V IL V ( 0) =V IL VOL

NM L =V DD

178

1
1
3V DD + 2Vt ) 0 = (3V DD + 2Vt )
(
8
8

(1.14)

(1.15)

Como se esperaba, la simetra de la curva caracterstica de transferencia de voltaje

resulta en iguales mrgenes de ruido. Pero si Q N y Q P no estn acoplados la curva de
transferencia de voltaje ya no ser simtrica y sus mrgenes de ruido no sern iguales.

Estos mrgenes de ruido representan mrgenes de seguridad para el funcionamiento correcto de puertas lgicas en presencia de fuentes de ruido (ej. acoplamiento de
seales, variacin de parmetros fsicos entre distintas puertas). Tal y como se ilustra en
la Figura 6.13, el nivel lgico alto V(1) proporcionado a la salida por el inversor #1 podr
descender dentro del margen de seguridad proporcionado por NM H y seguir siendo interpretado como un nivel lgico alto a la entrada del inversor #2, sin que ello suponga una
decisin lgica errnea en el ltimo. Anlogamente ocurre para V(0) y NM L .

VDD

Vl

Vo

1
V(1)

V(1)

1
NMH

VIH

VIH

VIL

VIL
NML

V(0)
(a)

#2

#1

VSS

(b)

V(0)

Figura 6.13 Mrgenes de ruido; (a) Definiciones sobre los niveles de entrada y
salida (b) Aplicacin a inversores en cadena.

Operacin Dinmica
La velocidad de propagacin de un sistema digital est determinada por el tiempo
de propagacin de las compuertas lgicas usadas en dicho sistema. Como el inversor
es la compuerta lgica bsica de cualquier tecnologa digital, el tiempo de propagacin
de esta es muy importante en la caracterizacin de la tecnologa. El circuito de la Figura
6.14 muestra un inversor con un condensador entre su salida y tierra; este condensador
representa la suma de las capacitancias internas de los transistores y las capacitancias
de los alambres de conexin hacia otros dispositivos.
El inversor CMOS tiene tiempos de subida y bajada diferentes de cero. El tiempo de subida del inversor es el tiempo que tarda la seal de salida del circuito en pasar del 10% al 90%
de su valor en estado alto; y el tiempo de bajada es el que tarda en pasar del 90% al 10%.

179

VDD

Vt

Qp

VDD

IDP
Vt

Vo

V0

IDN

tPHL

VDD
QN

tPLH

VDD/2
0

b)

a)
Figura 6.14 Medicin de tiempo de propagacin 9

Suponiendo que en la entrada v i tenemos un pulso como el de la Figura 6.14.b (seal

superior) y que los MOSFET estn acoplados, lo que implica que tiempos de subida y
bajada son iguales.
En la Figura 6.15 se presenta la trayectoria del punto de operacin cuando pasa de
un nivel lgico bajo (0) a un nivel lgico alto (1).
IDN
Punto de
operacin a
t=0+

VGSN =VDD
E

Descarga del
condensador
a travs de QN

Punto de operacin
despus de terminado
el switcheo
D

A
VDD

VDD/2

Punto de
operacin a
t=0V0

VDD - Vt
Figura 6.15 Caracterstica de carga 10
9 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
10 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

180

Inmediatamente antes del borde delantero del pulso de entrada (t=0-) el voltaje de
salida es igual a V DD y el condensador se carga a ese voltaje. En t=0, Q P no conduce. En
este momento nos encontramos en el punto E de la grfica, donde Q N est conduciendo y de esta manera descargando el condensador. A medida que este se descarga, la
corriente permanece constante hasta el punto F donde v 0 =V DD Vt , si denotamos este
intervalo de descarga como t PHL 1 tenemos:

t PHL 1 =

C V DD (V DD Vt )

1 ' W
k
(V V )
2 n L n DD t

CVt

(1.16)

1 ' W
k
(V V )
2 n L n DD t

Luego del punto F el transistor Q N pasa a la regin triodo, y su corriente est dada por
(1.3). Esta porcin del intervalo de descarga puede ser descrita por:

i DN dt = Cdv 0

(1.17)

Al sustituir esta i DN en la ecuacin (1.3) y reacomodarla tenemos:

W
k n'
L
1
n dt =
2C
2(V DD Vt )

dv 0

2(V DD Vt )

v 02 v 0

(1.18)

Para hallar la componente del tiempo t PHL 2 en que v 0 decrece de (V DD Vt ) a V DD ,

2
integramos a ambos lados y tenemos:

t PHL 2 =

W
k n' (V DD
L n

3V 4Vt
lnln DD
V DD
Vt )

(1.19)

Estas dos ecuaciones (1.16) y (1.19) se pueden sumar para obtener:

t PHL =

2C

W
k n (V DD
L n
'

Vt
1 3V 4Vt
+ ln DD

V V 2 V DD
Vt ) DD t

(1.20)

Para el caso usual en el que Vt 0.2V DD , la ecuacin se reduce a:

t PHL =

1.6C
W
k n' V DD
L n

(1.21)

Haciendo un anlisis semejante para el caso contrario en el que Q N no conduce tenemos

un tiempo t PLH idntico al anterior (1.21) excepto por los subndices que cambian de n a p.

181

El tiempo de propagacin t P es el promedio de t PLH y t PHL , observando las ecuaciones vemos que para tener una operacin mas rpida el valor del condensador debe disminuir, o aumentar k, el ancho y/o el largo del canal o el voltaje de alimentacin.
A medida que se aumenta la frecuencia en la seal de entrada, la seal de salida se
va degradando; esto se debe a que a frecuencias muy altas los tiempos de respuesta de la
seal de salida del inversor se van haciendo muy lentos para la entrada, el circuito no responde de manera ideal y los estados se pierden. En las Figuras 6.16 a la 6.18 se muestra
como se pierden los estados a medida que se aumenta la frecuencia (f1 < f2 < f3).

(a)

(b)

Figura 6.16 Seales de entrada (a) y de salida (b) del inversor a una frecuencia f1.

(a)

(b)

Figura 6.17 Seales de entrada (a) y de salida (b) del inversor a una frecuencia f2.

182

(a)

(b)

Figura 6.18 Seales de entrada (a) y de salida (b) del inversor a una frecuencia f3

Mejora de los tiempos de propagacin

En ocasiones las capacitancias de carga son altas; por ejemplo, en los adaptadores de
las salidas de los circuitos integrados (que han de ser capaces de soportar su conexin a
cargas equivalentes de decenas de picofaradios) o, tambin en compuertas que deban soportar a su salida una alta divergencia (tambin conocida como fan-out, es el nmero mximo
de compuertas similares que una compuerta puede excitar mientras permanezca dentro de
especificaciones garantizadas), (por ejemplo, las que transmiten a los diversos biestables la
seal de reloj) o largas longitudes de polisilicio. En tales casos, los tiempos de conmutacin
se elevan en demasa y es preciso reducirlos mediante adaptadores de intensidad.
Para disminuir los tiempos de propagacin causados por altas capacitancias de carga o, lo que es lo mismo, por la necesidad de intensidades de salida altas, se utilizan
esquemas de amplificacin en cascada con inversores cuya anchura de transistor es
progresivamente creciente.

EJEMPLO
Supngase una carga de 2pF que resulta ser unas 1.000 veces mayor que C i (capacidad de carga que corresponde a fan-out 1):

t = 5C / I(P) 10 pF / 0,2 mA 50 ns
t = 5C / I(N) 10 pF / 0,5 mA 20 ns
Aadiendo un par de inversores cuya anchura de transistores sea, en cada uno de
ellos, 10 veces la del anterior:

Inversor
minimo
Isat = I
Ci = 2fF

Inversor
con transistores
10 veces
ms anchos
Isat = 10I
Ci = 20fF

Inversor
con transistores
100 veces
ms anchos
Isat = 100I
Ci = 200fF

2pF
CL = 2000fF

Figura 6.19 Ejemplo

183

Como puede apreciarse en la Figura 6.19, en cada inversor se produce un salto entre su capacidad de carga y su capacidad de entrada de 10; en total, un salto de 1000 que
es la relacin existente entre los 2pF y C i (capacidad de entrada del inversor mnima).
t1 = 5 x 20 / 0,2 0,5 ns t2 = 5 x 200 / 2 0,5 ns t3 = 5 x 2000 / 200 0,5 ns
t1 5 x 20 / 0,5 0,2 ns t2 5 x 200 / 5 0,2 ns t3 5 x 2000 / 500 0,2 ns
t - t1 + t2 + t3 1,2 ns
t - t1 + t2 + t3 0,9 ns
Ambos tiempos son muy inferiores a los que presenta el primer inversor en solitario:
50ns y 20ns, respectivamente.

Resistencia de salida
La resistencia de salida es un parmetro indicativo del comportamiento de las compuertas lgicas (una referencia de calidad de las mismas), en cuanto a intensidad disponible en la salida, inmunidad frente al ruido y tiempos de propagacin, pues afecta
fuertemente a estos tres aspectos: en principio, cuanto menor sea la resistencia de salida
mayores sern la intensidad suministrable por la misma, el margen frente al ruido y la
velocidad de trabajo. Tambin interesa una resistencia de salida baja en relacin con el
acoplamiento en tensin, pero dicho acoplamiento ya viene garantizado por el altsimo
valor de la resistencia de entrada (que es cuasi-infinita).
Las situaciones booleanas corresponden a un transistor en zona lineal: para salida 0
el transistor NMOS se encontrar conduciendo en su zona lineal, mientras que para salida 1 ser el transistor PMOS el que se encuentre en zona hmica; de forma que R 0 (0) y
R 0 (1) corresponden, respectivamente, a las resistencias que presentan los transistores
NMOS y PMOS en zona lineal.

Circulacin de corriente y disipacin de potencia

En la Figura 6.20 se observa la grfica de la circulacin de corriente en funcin del voltaje de entrada, para un inversor CMOS. El pico de corriente est en el umbral de conmutacin, esta corriente da lugar a disipacin de potencia dinmica en el inversor, sin embargo
una componente ms importante de disipacin de potencia dinmica resulta de la corriente
que circula por Q N y Q P cuando el inversor es cargado por un condensador C .

La disipacin de potencia dinmica, si el inversor conmuta a una razn de f ciclos por

segundo, ser:
2
PD = fCV DD

(1.22)

na cifra del mrito o medida de calidad en la tecnologa del circuito en particular es el

producto de potencia y tiempo denotado como DP y es igual a:

DP = PDt P

Obviamente un bajo valor de DP indica una mejor calidad en la tecnologa.

184

(1.23)

Ipico

Vtn

VDD/2

VDD

Vt

VDD - lVtpl
Figura 6.20 Circulacin de corriente en el inversor CMOS vs la entrada de voltaje11

Hay dos clases de potencia disipada en un inversor CMOS: la potencia esttica debida a las corrientes de fuga y otras salidas de corriente permanentes de la fuente (ver
Figura 6.21), y la dinmica debida a la conmutacin y las cargas y descargas en los
condensadores parsitos (ver Figura 6.22). El clculo de estas potencias se realiza de
manera similar a los clculos en transistores sencillos.
(1.24)
n

PS = Corrientes de fuga *Voltaje alimentacin

1

I de Fuga
Figura 6.21 Diagrama de corrientes de fuga en un transistor MOSFET12

En la Figura 6.23 se muestran algunos circuitos de PSpice y los resultados en el consumo

de corrientes dinmicas para diferentes cargas capacitivas. Puede verse que el consumo de
corriente aumenta con la capacitancia, as como disminuye la corriente de corto circuito.
11 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
12 R.C. Jaeger: Microelectronic Circuit Design. McGraw-Hill, 1997.

185

S
CGS

CGD
CGB
CDS

CSB
B

Figura 6.22 Diagrama de las capacitancias parsitas de un transistor MOSFET13

C
B
A
Vin
_
+

8/1
_
+

Vidsp 00

_
+

Vin

Vidsn 00

5V

4/1

Idsn 00

Idsp 00
Corriente de corto circuito
_
+

8/1

5V

Corriente de capacitor

_
+

Vidsp 05

_
+

Vidsn 05

0.05pf

Corriente de corto circuito

Idsp 05

4/1

_
+

8/1

Idsn 05

5V

Corriente de capacitor

Idsn 20
Corriente de capacitor

_
+

Vidsp20

_
+

Vidsn 20
4/1

Corriente de corto circuito

C
0.2pf

Idsp 20
Corriente de corto circuito

Corriente de capacitor

Figura 6.23 Consumo de corrientes dinmicas para diferentes cargas capacitivas, simuladas con PSpice.

13 R.C. Jaeger: Microelectronic Circuit Design. McGraw-Hill, 1997.

186

La potencia disipada por un inversor CMOS en situacin esttica es prcticamente

nula, pues no existe ninguna lnea de conduccin directa entre alimentaciones (siempre
uno de los dos transistores correspondientes a cada entrada se encuentra en corte).
Ahora bien, en cada transistor existen uniones PN polarizadas inversamente (uniones
difusin-substrato) que conducen una minscula intensidad inversa, cuyo orden de magnitud es de picoamperios.
Al conmutar el inversor se cargan o descargan las capacitancias propias de los transistores, en particular, la capacitancia de compuerta, lo cual determina un consumo dinmico proporcional a la frecuencia de conmutacin:
2
Energa necesaria para cargar o descargar un condensador: 1 2 CV DD
Potencia disipada al cargarlo y descargarlo con una onda de frecuencia f (en
cada perodo hay dos conmutaciones, habr que contabilizar una carga y una
2
2
descarga): 1 CV DD
2f = fCV DD
2
Esta potencia (energa por unidad de tiempo) representa un consumo de intensidad
desde la alimentacin y una disipacin de calor en el propio circuito. Son dos aspectos
complementarios, relativos al consumo de intensidad, que requieren la correspondiente
atencin en el diseo y utilizacin del circuito integrado: una fuente de alimentacin con
suficiente capacidad de suministro de corriente y una disipacin de calor adecuada.

Teniendo en cuenta, adems, que los tiempos de propagacin aumentan con la temperatura y, en consecuencia, disminuye la velocidad de trabajo, la potencia consumida y
disipada depende de:

La tecnologa, cuyas dimensiones determinan la capacitancia C ; dicha capacitancia equivalente de una compuerta a efectos de consumo de intensidad tiene
varios componentes, entre los cuales predomina la capacitancia de entrada (las
otras capacitancia internas de los transistores son de valores muy inferiores) que
es proporcional a la superficie de las zonas de compuerta, es decir, al producto
LW y disminuye cuadrticamente al disminuir L (W = 1,5L ) .
La tensin de alimentacin, que tambin afecta cuadrticamente V DD ; existe, por
ello, una evolucin continuada de la microelectrnica hacia tensiones de alimentacin ms bajas (el paso de 5V a 3V reduce el consumo a la tercera parte), siendo
cada vez ms frecuentes dispositivos de 2,5V y de 1,8V.
2

La frecuencia de trabajo f, aumentando linealmente con ella (lo cual aconseja no

trabajar a frecuencia ms alta de la estrictamente necesaria para el sistema digital). Al evaluar el consumo de un circuito integrado, debe tenerse en cuenta que no
todas las compuertas del mismo conmutan cada vez, sino que solamente lo hace
una pequea parte de ellas; por ejemplo, la escritura de un dato sobre una memoria de 1 Mega solamente afecta a uno de sus 1048576 registros (y al decodificador
de direcciones y control de escritura).

187

Analisis de Diseo y operacin

del inversor CMOS
Operacin Esttica

Con v i = 0 , v 0 =VOH =V DD y el nodo de salida conectado a V DD mediante la resistencia

rDSP del transistor de conexin Q P . Asimismo, con v = 0 , v =V = 0 y el nodo de salida
0
OL
i

conectado a tierra mediante la resistencia DSN del transistor de conexin Q N . Por lo

tanto, en estado estable no existe una trayectoria directa entre V DD y tierra, asimismo la
corriente y la disipacin de potencia son cero (los efectos de fuga general son mnimos
en dispositivos grandes).
En la Figura 6.24 se muestra la curva caracterstica de transferencia de voltaje del
inversor, que confirma los niveles lgicos de voltaje a la salida que son 0 y V DD , dando
la oscilacin mxima de voltaje posible en este nodo. El hecho de que el VOH y VOL sean
independientes de las dimensiones del dispositivo hace que el CMOS sea muy diferente
a otras formas de lgica MOS.
Se puede hacer que el inversor CMOS conmute en el punto medio de la oscilacin
V

lgica, 0 a V DD , es decir en DD 2 , puesto que este valor depende de las dimensiones de

los transistores, entonces el voltaje de umbral de conmutacin Vumbral (V M ) est dado por:

Vumbral =

V DD Vtp +Vtn
1+

kn

kn

kp

kp

(1.25)

' W
' W
Donde k n = k n ( L )n y k p = k p ( L )p , a partir de lo cual se ve que para el caso
V
para k n = k p , es decir:
tpico en el que Vtn = Vtp , Vumbral = DD
2
(1.26)

k n' (W )n = k p' (W )p
L
L

A travs del anterior argumento se obtiene una caracterstica de transferencia simtrica cuando los dispositivos se disean para que tengan parmetros de transconductancia

iguales, esta condicin es llamada igualacin. Como n es dos a cuatro veces mas gran
de que p , la igualacin se logra haciendo (W )p dos a cuatro veces (es decir n
L
p
veces) el valor de (W )n .

188

n W
W
=

L p p L n

(1.27)

V0
Pendiente = -1
VOH = VDD

Pendiente = +1

Pendiente = -1

NML
VOL = 0

Vt

NMH

VIL

VIH

VDD

Vt

Vth = VDD / 2
Figura 6.24 Curva caracterstica de transferencia de voltaje del inversor CMOS,
cuando Q N y Q P estn igualados 14

Asimismo normalmente los dispositivos tiene la misma longitud de canal, L , y se

le da el valor mnimo para la tecnologa de proceso efectuada. El ancho mnimo del
transistor NMOS es de a dos veces L y el ancho de transistor PMOS de dos a tres

veces L . Por ejemplo, para un proceso de 0.25m para el cual

p = 3 , L=0.25m,
(W )n = 0.375 m / 0.25 m y (W )p = 1.275 m / 0.25 m . Tambin se debe tener en
L
L
cuenta que si el transistor va a ser utilizado para impulsar una carga capacitiva relativamente grande, los transistores se hacen ms anchos. Sin embargo, el tamao del
transistor depende de un mnimo dado por el tamao del chip. Para propsitos futuros
el cociente (W/L) del transistor NMOS de este inversor mnimo se denotar n y el cociente (W/L) del transistor PMOS p. como el rea del inversor puede representarse por

+ p p = n + p , el rea del inversor de mnimo tamao es (n + p )L2 y se puen n

de utilizar el factor (n + p ) para representar el rea. Para el ejemplo antes citado, n = 1.5
, p = 4.5 y el factor de rea n + p = 6 .

) (

Adems de colocar el umbral en el centro de la oscilacin lgica, la igualacin de los

parmetros de transconductancia de Q n y Q p proporcionan al inversor una capacidad
de excitacin de corriente igual en ambas direcciones (polarizacin a nivel lgico alto y
polarizacin a nivel bajo). Tambin, y obviamente relacionado, hace rDSN = rDSP . Por tanto,
t PHL
un inversor con transistores igualados tendr retardos de propagacin iguales, t PLH y(1.28)
. Lo mismo sucede con respecto a los mrgenes de ruido NM H y NM L que se igualan y
sus valores se incrementan a los valores mximos, de modo que:
14 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

189

3
8

2
3

NM H = NM L = V DD + Vt

Con un Vt entre el 10 y 20% de V DD , que son valores tpicos, los mrgenes de ruido son
de aproximadamente el 40% de V DD . Este valor por su proximidad a la mitad del voltaje de
suministro de potencia, hace que el inversor CMOS sea casi ideal desde el punto de vista
de inmunidad al ruido. Adems como la corriente DC de entrada al inversor es prcticamente cero, los mrgenes de ruido no dependen de la divergencia (fan-out) de la compuerta.
Aunque se ha hecho hincapi en las ventajas de igualar Q n y Q p , existen ocasiones
en las que no se opta por esto. Se podra por ejemplo renunciar a las ventajas de la coW
W
incidencia a cambio de reducir el rea del chip y simplemente hacer ( L )p = ( L )n .
Tambin existen casos en los que se utiliza una desigualdad deliberada para situar V en
un valor especfico diferente de V DD . Observe que haciendo k n > k p , el Vumbral se aproxima
a cero, mientras que k p > k n hace que Vumbral se aproxime a V DD .

Como comentario final sobre la curva caracterstica de transferencia de voltaje del

inversor, se observa que la pendiente en la regin de transicin, aun cuando es grande,
es finita y est dada por ( g mN + g mP )(roN || roP ) .

Operacin Dinmica

El retardo de propagacin del inversor se determina por lo general bajo la condicin

de que se est excitando un inversor idntico. Esta situacin se ilustra en la Figura 6.25.
Se desea analizar este circuito para determinar el retardo de propagacin que comprende
Q1 y Q 2 , el cual es excitado por una fuente de baja impedancia y la carga es el inversor
comprendido por Q3 y Q 4 . En la Figura 6.25 se indican las diversas capacitancias internas
del transistor que estn conectadas al nodo de salida del inversor (Q1 , Q 2 ). Especficamente se desea remplazar todas estas capacitancias por una comn C conectada entre
el nodo de salida y tierra. Con esta finalidad se observa que durante t PLH o t PHL , la salida
V DD
V DD
del primer inversor cambia de 0 a
2 o de V DD a
2 respectivamente, se deduce que
el segundo inversor permanece en el mismo estado durante cada uno de los intervalos
de anlisis. Esta observacin influir de manera importante en la estimacin de la capacitancia de entrada equivalente del segundo inversor.
Contribucin de las capacitancias de la Figura 6.25 a C :

1. La capacitancia de traslape compuerta-drenaje de Q1 , C gd 1 , puede remplazarse

por una capacitancia equivalente entre el nodo de salida y tierra de 2C gd 1 . La
proporcin de 2 surge a causa del efecto Miller. Especficamente, observe que
v i pasa a un nivel lgico alto y v 0 a uno bajo en la misma cantidad, el cambio
de voltaje a travs de C gd 1 es dos veces esa cantidad. Lo mismo se aplica para el
transistor Q 2 que ser de 2C gd 2 ubicada entre el nodo de salida y tierra.

2. Cada una de las capacitancias drenaje-cuerpo C db 1 y C db 2 tienen una terminal a

un voltaje constante. Entonces para el propsito del anlisis en este caso C db 1 y
C db 2 pueden sustituirse con capacitancias iguales entre el nodo de salida y tierra.

190

VDD

VDD

Cg 4
Q2
Q4
Cgd 2

Cdb 2
V0

VDD
0

Cgd 1
Vi

+
_

Cdb 1
CW

Q3

Q1
Cg 3

Figura 6.25 Circuito para analizar el tiempo de propagacin del inversor. Medicin de
rando otro inversor como carga15

tP

conside-

3. Como el segundo inversor no cambia de estados, se supondr que las capacitancias de entrada de Q3 y Q 4 permanecen aproximadamente constantes e iguales a
la capacitancia de compuerta total WLC ox + C gsov + C gdov . Es decir, la capacitancia
de entrada del inversor de carga ser:

C g 3 + C g 4 = (WL ) C ox + (WL ) C ox + C gsov 3 + C gdov 3 + C gsov 4 + C gdov 4

3

(1.29)

4. El ltimo componente de C es la capacitancia de alambrado C w , que simplemen

te se suma al valor de C . El valor de C esta dado por:

C = 2C gd 1 + 2C gd 2 + C db 1 + C db 2 + C g 3 + C g 4 + C w

(1.30)

Una vez que se determina un valor aproximado de la capacitancia equivalente entre

el nodo de salida y tierra se pueden utilizar los circuitos de la Figura 6.26 para determinar
el t PHL y t PLH . Como los dos circuitos son similares solo hay que considerar uno y aplicar
el resultado en el otro.

Un mtodo aproximado de analizar el circuito de la Figura 6.26.a, se basa en calcular

un valor promedio para la corriente de descarga i DN durante el intervalo t = 0 a t = t PHL .
Especficamente, en el instante t = 0 , Q N se satura e i DN ( 0) est dada por:
1 W
i DN ( 0) = k n' (V DD Vt )2
2 L n

(1.31)

15 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

191

Cuando t = t PHL , Q N estar en la regin de trodo e i DN (t PHL ) ser:

i DN

V
W
t
k
=
( PHL ) n L (V DD Vt ) 2DD
n

'

2
1 V DD


2 2

(1.32)

La corriente de descarga promedio se puede encontrar entonces como

_____

i DN = i DN ( 0) + i DN (t PHL )
2
VDD

Vo

iDN
Vi

(1.33)

VDD
C

Q1

VDD
2
0

tPHL

a)
VDD

VDD
Vi
0

VDD

Q2
Vo

VDD
2
t

0 tPHL

b)

Figura 6.26 Circuitos equivalentes para determinar los tiempos de propagacin

(a) t PHL y (b) t PLH del inversor16

Y el intervalo de descarga t PLH se calcula con:

t PHL =

C V
______

i DN

V DD
2

______

i DN

Si se utilizan las ecuaciones (1.31) a (1.33) y se sustituye

t PHL

1.7C
W
k n' V DD
L n

(1.34)

Vt 0.2V DD

, se obtiene

16 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

192

Esta frmula aproximada nos dice el efecto de tener en cuenta la inclusin de los diversos elementos al determinar el retardo del transistor, puesto que tal conocimiento es
el que el diseador del circuito espera obtener con un anlisis manual. La expresin por
analoga para t PLH es:

t PLH

1.7C
W
k p' V DD
L p

(1.35)

Finalmente el retardo de propagacin t P se encuentra como el promedio de t PHL y t PLH ,

t =

1
(t
2

+t

(1.36)

Observaciones tiles de las ecuaciones anteriores:

1. Como se esperaba, los dos componentes de t P se pueden igualar al seleccionar
Qp .
las relaciones (W/L) para igualar k n y k p , es decir, haciendo coincidentes Q n y(1.37)

2. Como t P es proporcional a C , el diseador deber esforzarse por reducir C . Esto

se logra utilizando la longitud de canal ms pequea posible y reduciendo al mnimo
la capacitancia de alambrado y otras capacitancias parasitas. Una cuidadosa disposicin del chip puede reducir significativamente tales capacitancias y el valor de C db .
3. Si se utiliza una tecnologa de proceso con parmetro de transconductancia k '
ms grande se producen retardos de propagacin mas cortos. Sin embargo, se
debe tener en cuenta que para tales procesos C ox se incrementa, y por tanto el
valor de C se incrementa al mismo tiempo.

4. Si se utilizan relaciones (W/L) ms grandes se puede producir una reduccin en t P

. Sin embargo, en este caso tambin se deber tener cuidado, puesto que al incrementarse el tamao de los dispositivos se incrementa el valor de C y por tanto la
reduccin esperada de t P podra no materializarse. Sin embargo reducir t P y aumentar (W/L) es una estrategia efectiva cuando C est dominado por componentes
que no estn directamente relacionadas con el tamao del dispositivo de excitacin.

5. Un voltaje de suministro V DD ms grande produce un t P ms bajo. Sin embargo,

V DD est determinado por la tecnologa de proceso y por tanto con frecuencia el
diseador no puede controlarlo. Adems, las tecnologas de proceso modernas en
las que los tamaos de dispositivos se reducen requieren un V DD ms bajo. Un factor que motiva la reduccin de V DD es la necesidad de mantener la disipacin de potencia dinmica en niveles aceptables, en especial en chips de muy alta densidad.
En las anteriores observaciones se ilustran los requerimientos conflictivos y las soluciones disponibles en el diseo de un circuito integrado digital CMOS (y de hecho de
cualquier problema de diseo de ingeniera).

193

Disipacin De Potencia Dinmica

La baja disipacin de potencia de los circuitos CMOS lo da como dominador a la hora
de seleccionar una tecnologa para implementar circuitos VLSI. Sin embargo conforme
aumenta el nmero de compuertas del chip se incrementa de manera constante la disipacin de potencia dinmica. La disipacin de potencia en el inversor CMOS est dada por:

PD = fC (V DD )

(1.38)

Donde f es la frecuencia a la cual la compuerta conmuta. Se deduce que la reduccin de C al mnimo es un medio efectivo de disminuir la disipacin de potencia dinmica.
Una estrategia aun ms efectiva es el uso de voltaje de suministro ms bajo. Como ya se
mencion, las nuevas tecnologas de proceso CMOS utilizan valores V DD tan bajos como
1V. Estos nuevos chips, sin embargo empacan mas circuitos (hasta 100 millones de transistores) y operan a frecuencias ms altas (en la actualidad estn disponibles frecuencias
de reloj de procesador de ms de 1GHz). La disipacin de potencia de semejantes chips
de alta densidad puede ser de 100W.

Resumen diseo inversor CMOS

El diseo de las compuertas CMOS se basa en la siguiente metodologa:
El nmero de transistores N debe ser igual al nmero de transistores P.
Los transistores N se referencian a tierra y los transistores P a la fuente.
Se implementa con NMOS la funcin negada y las variables sin negar.
Se implementa con PMOS la funcin sin negar y las variables negadas.
En la Figura 6.27 se hace el diseo del inversor CMOS y se muestra el diagrama, donde se puede observar que el inversor CMOS se compone de dos transistores MOSFET,
uno Tipo P a V_DD y otro Tipo N a tierra; los cuales tienen las compuertas conectadas y
la salida se encuentra entre la conexin de la fuente del P al drenador del N.

VDD

VT

Vo

Figura 6.27 Inversor CMOS

194

Ventajas e inconvenientes del inversor

CMOS y su tecnologa
Ventajas
En general las ventajas del inversor vienen dadas por la tecnologa de la familia MOS,
su bajo consumo y alta densidad de integracin, es por esto que un inversor que consta
de dos transistores de esta familia posee estas caractersticas. Una ventaja muy importante es la alta divergencia (fan-out).
Consumo = 0mW
Retardo de propagacin = 0
Caractersticas de la familia
lgica ideal

Tiempo de subida y bajada controlable

Inmunidad al ruido del 50%

Inconvenientes

V alta Vbaja
2

= 0.5

La tecnologa CMOS se aproxima a algunos de los aspectos ideales citados, ya que

ofrece un bajo consumo y una alta inmunidad al ruido, aunque el retardo y los tiempos no
son muy ptimos. Adems del hecho de que no admiten cableados lgicos. Baja velocidad PMOS y alta impedancia de salida.

Circuito inversor pseudo-NMOS

Caractersticas Estticas
Debido a las desventajas de los CMOS los diseadores de circuitos lgicos integrados
han estado buscando nuevas formas de circuitos lgicos CMOS que permitan sumarse en
la utilizacin de circuitos de tipo complementario. Estas formas no sustituyen a las forma
CMOS complementario, sirven para usarse en casos especiales para fines especiales.
En la Figura 6.28.a se ilustra una forma modificada del inversor CMOS. Aqu, solo Q N
esta excitado por el voltaje de entrada mientras que la compuerta de Q P est conectada
a tierra y Q P acta como carga activa para Q N . Los circuitos de lgica NMOS se componen de un transistor excitador (Q N ) y un transistor de carga (en este caso Q P ); de ah

195

el nombre pseudo-NMOS.Como propsito de comparacin se mencionaran dos caos, el

primitivo o popular de a mediados de los aos setenta, utilizaba un MOSFET de mejoramiento o enriquecimiento como elemento de carga, en una topologa cuyo inversor bsico
se muestra en la Figura 6.28.b. Estos tipos de dispositivos sufren de una oscilacin lgica
relativamente pequea, pequeos mrgenes de ruido y alta disipacin de potencia esttica. Esta tecnologa fue remplazada en 1980 por circuitos NMOS de agotamiento-carga,
en los cuales se utiliza un transistor NMOS de agotamiento con su compuerta conectada
a su fuente como elemento de carga. Topologa el inversor de agotamiento-carga bsico
se muestra en Figura 6.28.c.
VDD

QP
iDP

Q2

Q2
+
V_I

iD2 = iD1

Vo

iDN
VI

VDD

VDD

QN

Q1

+
V_I

(a)

iD

+
V_o

+
V_I

Q1

(b)

+
V_o

(c)

Figura 6.28 Modelos de inversor pseudo-NMOS

Al principio se esperaba que el NMOS de agotamiento con VGS = 0 operara como

fuente de corriente y que por tanto proporcionara un excelente elemento de carga. Sin
embargo rpidamente quedo demostrado que el efecto de cuerpo en el transistor de
agotamiento hace que su caracterstica i v se desvi considerablemente de la de una
fuente de corriente constante.

Obtencin de la Caracterstica De Transferencia De Voltaje (VTC)

Las caractersticas del inversor NMOS se obtienen de la misma forma que se utiliza para
CMOS complementarios. Entonces la corriente de drenaje de Q N y Q P estn dadas por:
1
2

i DN = k n (v i Vt )2 , parav 0 v i Vt (saturacin )

i DN = k n (v i Vt )v 0 v 02 , parav 0 v i Vt (trodo )
2

1
2

196

(1.40)

i DP = k p (V DD Vt )2 , parav 0 Vt (saturacin )
1

i DP = k p (V DD Vt )(V DD v 0 ) (V DD v 0 ) , parav 0 Vt (trodo )

2

(1.39)

(1.41)

(1.42)

( ) yk

En las que se supuso que Vtn =Vtp =Vt y se utilizo k n = k n' W

L
simplificar el anlisis.

( L ) para

= k p' W

Para obtener la VTC del inversor, se superpone la curva de carga representada por
las ecuaciones (1.41) y (1.42) sobre las caractersticas i D V DS de Q N , las cuales pueden ser reetiquetadas como i DN v 0 y trazadas para varios valores de VGS = v i Semejante
construccin grafica se muestra en la Figura 6.29 en la que, para mantener simple el
diagrama, se muestran solo las curvas Q N de los dos extremos dev i , o sea 0 yV DD . Enseguida se presentan dos observaciones:

1. La curva de carga representa una corriente de saturacin mucho ms baja (1.41)

que est representada por la curva correspondiente de Q N , es decir con v i =V DD .
Este es el resultado del hecho de que el inversor pseudo-NMOS suele disearse
de modo que k n sea mayor que k p por un factor de 4 a 10. Este inversor es del
kn

tipo proporcionado y el cociente r = k determina todos los puntos de inflexin

p
de la VTC, es decir, VOL , V IL , V IH y asi sucesivamente, por tanto determina los
mrgenes de ruido. La seleccin de un valor relativamente alto para r reduce a VOL
y amplia los mrgenes de ruido.

2. Aunque se tiende a pensar que Q p acta como una fuente de corriente constante,
en realidad ste opera en saturacin durante solo un pequeo intervalo de v 0 o sea
v 0 Vt . Durante el resto del intervalo de v 0 , Q p opera en la regin de trodo.

iDN

iDP

Vi = VDD

Curva de carga
I esttica

Vi = 0

A
VOL Vt

VDD - Vt

VDD

V0

Figura 6.29 Curva Caracterstica De Transferencia De Voltaje (VTC) para el inversor de la Figura 6.28.a17

Consideramos primero los dos casos extremos de v i : cuando v i = 0 , Q N se desactiva

y Q P opera en la regin trodo, incluso con corriente cero y fuente de voltaje de drenajefuente cero. Por tanto el punto de operacin es el designado como A en la Figura 6.29,
donde v 0 =VOH =V DD , la corriente esttica y la disipacin de potencia esttica son cero.
Cuando v i =V DD , el inversor opera en el punto E de la Figura 6.29 y se observa que a
diferencia de los circuitos CMOS complementarios, en este caso VOL no es cero, una
desventaja obvia. Otra desventaja es que la compuerta conduce corriente esttica en el
estado de baja salida y por tanto habr disipacin de potencia esttica (PD = I estticaV DD ) .
17 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

197

Deduccin de la VTC
La Figura 6.30 muestra la VTC del inversor pseudo-NMOS y sus cuatro regiones distintas de operacin, correspondientes a las combinaciones posibles de operacin de Q N
y Q p . Las regiones se observan en la Tabla 6.1.
Regin

QN

Corte

QP

Condicin

Segmento de
VTC
AB

Triodo

II

BC

Saturacin

Triodo

III

CD

Triodo

Triodo

v 0 v i Vt

IV

DE

Triodo

Saturacin

v i <Vt

Vt v 0 v i Vt
v i Vt

Tabla 6.1 Regiones de operacin del inversor pseudo-NMOS.

V0

Regin l

VOH

Regin ll
Pendiente = -1

B
Pendiente = +1
(Vo = Vi)

Regin lll

Regin lV

VOL

Pendiente = -1

E
Vi

VOL

Vt

VIL

VM

VIH

VOH = VDD

Figura 6.30 VTC del inversor pseudo-NMOS18

Regin I (segmento AB):

v 0 =V 0H =V DD

(1.43)

18 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.

198

 Regin II (segmento BC):

Se iguala i DN de la ecuacin (1.39) con i DP de la ecuacin (1.42), junto con la sustitucin de k n = rk p y algunas manipulaciones matemticas se obtiene:

v 0 =Vt + (V DD Vt ) r (v i Vt )
2

(1.44)

El valor de V IL se obtiene al diferenciar esta ecuacin y sustituir

V DD Vt

V IL =Vt +

r ( r + 1)

V 0

V i

= 1 y V =V
t
IL
(1.45)

El voltaje de umbral V M (o Vumbral ) es por definicin el valor de v i con el cual

V M =Vt +

V DD Vt

v 0 =v i

(1.46)

( r + 1)

Por ltimo, el extremo de segmento de la regin II (punto C) se encuentra sustituyen-

do v 0 = v i Vt en la ecuacin (1.44), la condicin para que Q N abandone la saturacin y

pase a regin trodo.

Regin III (segmento CD):

Este es un segmento corto que no es de gran inters. El punto D est caracterizado

por v 0 =Vt
Regin IV (segmento DE):

Si se iguala i DN de la ecuacin (1.40) con i DP de la ecuacin (1.41) y se sustituye

k n = rk p se obtiene

v 0 = (v i Vt ) (V i Vt )
2

(V
r

DD

Vt )

El valor de V IH se puede determinar al diferenciar esta ecuacin y establecer

V IH =Vt +

3r

(V

DD

Vt )

El valor de VOL se halla sustituyendo v i =V DD en la ecuacin (1.47),

VOL = (V DD Vt ) 1 1
r

(1.47)

V 0

V i

= 1

(1.48)

(1.49)

La corriente esttica que conduce el inversor en el estado de salida baja se encuentra

con la ecuacin (1.41)
1
2

I esttica = k n (V DD Vt )

(1.50)

199

(1.51)
Por ltimo, se utilizan las ecuaciones (1.45) y (1.49) para determinar N ML y las ecua-

ciones (1.43) y (1.48) para determinar N MH ,

N ML =Vt (V DD

1
1

Vt ) 1 1

r
r ( r + 1)

N MH = (V DD Vt ) 1

(1.52)

3r

Finalmente se observa que puesto que la tecnologa de proceso determina V DD y Vt , el

nico parmetro para controlar los valores de VOL y los mrgenes de ruido es la relacin r.

Operacin Dinmica

El anlisis de la respuesta transitoria del inversor para determinar t PLH con el inversor
cargado por una capacitancia C es idntico al del inversor CMOS complementario. La
capacitancia ser cargada por la corriente i DP ; se puede estimar t PLH utilizando el valor

(1.53)
V
v 0 = DD
v
=
0
i
2 . El resultado es la expresin aproxipromedio de DP en el intervalo de 0
a
mada siguiente donde se tuvo en cuenta Vt 0.2V DD :

t PLH =

1.7C

k pV DD

(1.54)

Y en la descarga del capacitor el caso es diferente porque la corriente i DP tiene que restarse de i DN para determinar la corriente de descarga. El resultado es la expresin aproximada,

t PHL =

1.7C

0.46
kn 1
V
r DD

La cual, para un valor grande de r se reduce a

t PHL =

1.7C

k nV DD

Aunque las formulas son idnticas a las del inversor CMOS complementario, el inversor pseudo-NMOS tiene un problema especial: como k p es r veces ms pequeo que
k n , t PLH ser r veces ms grande que t PHL . En consecuencia el circuito exhibe un desempeo con retraso asimtrico. Sin embargo, se debe recordar que, para compuertas con
convergencia de entrada grande, el pseudo-NMOS necesita pocos transistores y por tanto
C puede ser mas pequea que en la compuerta CMOS complementaria correspondiente.

200

Diseo Del Inversor Pseudo-NMOS

El diseo implica la escogencia de las relaciones r y (W/L) para uno de los transistores.
El valor de (W/L) para otro dispositivo se obtiene entonces mediante r. los parmetros de
diseo de inters son VOL , NM L , NM H , I esttica , PD , t PLH , t PHL . Algunas consideraciones importantes del diseo son las siguientes:
1. L
a relacin r determina todos los puntos de inflexin de la curva VTC; cuanto mas
grande sea el valor de r , menor es VOL , (ecuacin (1.49), y ms amplios son los
mrgenes de ruido (ecuaciones (1.51) y (1.52)), pero una r ms grande aumenta
la asimetra de la respuesta dinmica y, para una (W/L)n dada, hace ms grande
la compuerta. Entonces, seleccionar un valor para r representa un trmino medio
entre mrgenes de ruido por un lado y area de silicio y t P por el otro. Por lo general, r se selecciona entre 4 y 10.

2. Una vez determinada r , se puede seleccionar un valor para (W/L)n o (W/L)p

y determinar la otra. Aqu, seleccionaramos una pequea(W/L) n para conservar pequea el rea de compuerta y as obtener un valor pequeo para C . Del
mismo modo, una (W/L)p pequea conserva bajas I esttica y PD . Por otra parte, se
desea seleccionar (W/L) ms grandes para obtener baja t P y por lo tanto rpida
respuesta. Para aplicaciones usuales (de alta velocidad), (W/L) p se selecciona de
modo que Iestatica se encuentre entre 50 y 100A, que para V DD = 5V resulta en
PD entre 0.25 y 0.5mW.

Realizacin de un inversor CMOS en

Microwind y L-edit

bjetivo: Este ejercicio tiene como objetivo ensear el proceso de diseo que
se sigue en la fabricacin de circuitos integrados en herramientas CAD para
diseo MicroWind y L-Edit y de simulacin ORCAD.

Proceso de Diseo
La metodologa a seguir para la elaboracin de esta compuerta es la TOP BOTTON,
es decir se comienza con una descripcin a alto nivel y se llega hasta una descripcin a
nivel de layout (diagrama que indica la construccin fsica del dispositivo).
En esta seccin se realizar la implementacin a nivel de layout del circuito inversor. Las
herramientas a utilizar sern, en primer lugar Microwind de Ensa Tolouse y L-Edit de Tanner
Tools. Lo primero que hay que hacer es correr el programa, pero lo haremos cargando inicialmente un archivo dado por los fabricantes en el cual se definen todos las caractersticas del
proceso de fabricacin, en nuestro caso trabajaremos con la tecnologa CNM25 de 2.5m.

201

Al ejecutar el programa nos aparecer la siguiente ventana:

Para cargar la tecnologa, vamos a File Select Foundry (Ctrl + F). Aqu buscamos el
archivo CNM25.rul y lo seleccionamos.
Ya seleccionada la tecnologa, se podr dar cuenta que la barra de capas (derecha de
la ventana) habr cambiado ostensiblemente, al igual que el indicador de lambda.

202

Ahora se proseguir a empezar a disear el inversor, primero hacemos el transistor P,

y para eso se har lo siguiente:
1. Sabiendo que el fondo negro es pozo P, vamos a realizar una zona de pozo N para
poder crear el transistor P. Por lo tanto seleccionamos en la barra de capas el icono de
pozo N
, y procedemos a dibujar la zona.

2. Ahora sobre la zona de pozo N, se dibujar una zona de Difusin P. Por lo tanto ahora
seleccionamos Difusin P en la barra de capas
y ahora la ventana se ver as.

203

3. Para completar el transistor es necesario introducir una capa de polisilicio y los

contactos para fuente y drenaje. Por lo tanto de la barra de herramientas damos clic en
polisilicio
y luego dibujamos para obtener

4. Luego seleccionamos la opcin de metal 1

rramientas y obtenemos dibujando

204

en la barra de he-

5. Por ltimo sobre las zonas de metal hacemos la zona de contacto. Seleccionamos
contacto

en la barra y obtenemos

Luego vamos a dibujar el transistor N. A diferencia del anterior, la zona de difusin es de

tipo N
y no hay necesidad de hacer zona de pozo, ya que el fondo es
pozo P como habamos mencionado anteriormente. Por lo tanto al hacer el transistor tenemos:

205

Para finalizar el inversor seleccionamos metal uno y unimos los contactos pertinentes
e introducimos los estmulos

y la alimentacin

Debemos tener en cuenta que al ser un inversor CMOS, el nivel de alimentacin no

puede ser menor a 3.3V. Para determinar esto se le da doble clic sobre el estimulo y se modifican sus caractersticas. Para revisar errores en el diseo se presiona en el botn
Para la simulacin tenemos que en el icono
dominio del tiempo. Para este circuito obtenemos:

206

podemos ver una simulacin en el

Ahora para mirar cmo funciona una determinada zona del elemento (cruce entre polisili, seleccionamos la zona y obtenemos: I d vs V d
cio y alguna difusin), tomamos la opcin

Id

vs

Vd

207

A continuacin vamos a explicar el procedimiento en L-Edit. Luego de correr el programa obtenemos una ventana de este estilo

En esta ventana podemos identificar: el men principal (parte superior), la barra de

herramientas (izquierda y parte superior), el rea de edicin (parte central) y el rea de
comandos (parte inferior).
El primer paso es introducir la tecnologa que al igual que en el caso anterior es la
CNM25. Para esta herramienta el archivo es de extensin .ext.
Para esto en la barra de herramientas tenemos el siguiente icono
que es design
rules setup a donde buscaremos el archivo. Luego de introducir las reglas nos aparecer
la ventana principal de la siguiente forma:

208

El segundo paso para la realizacin del transistor es crear los cortes de contacto, en
todas las tecnologas las dimensiones mnimas de los cortes de contacto son las que
identifican a la tecnologa, en nuestro caso 1.25m. Para dibujar estos cortes de contacto
se debe seleccionar el icono
de la barra de herramientas y seleccionar el cuadro
negro del cuadro de capas disponibles, y con el mouse dibujar un cuadro de 2.5m x
2.5m. Para saber de las dimensiones de los objetos que se estn dibujando, en la parte inferior de la ventana se observa un mensaje que nos indica la capa sobre la que se
est trabajando y las dimensiones (en micras) del objeto seleccionado. Obsrvese que

cuando se selecciono el icono de la barra de herramientas los mensajes en la ventana

Mouse Buttons (parte izquierda) cambiaron, estos mensajes nos indican las acciones del
mouse, al hacer clic con el botn derecho y con el botn izquierdo, el caso mostrado en la
figura indica que con el botn izquierdo se dibuja, con el de la mitad se mueven y con el
derecho se seleccionan objetos. A diferencia de MicroWind este programa trabaja sobre
zonas activas por lo tanto se debe construir el inversor de la siguiente forma:

209

Hasta este momento lo nico que hemos dibujado es la estructura bsica de un transistor, pero nos falta definir el tipo de transistor ya sea de canal N o canal P. Debido a que
esta es una tecnologa con Sustrato P, se pueden crear transistores de canal N directamente sobre el sustrato, pero las regiones de drenaje y fuente deben estar dopadas N,
para lo cual se debe agregar una capa adicional a la estructura del transistor, esta capa
y es la que diferencia el tipo de transistor. A
tiene como nombre Implantacin n+
continuacin dibujamos el transistor de canal P, tal y como se muestra en la siguiente

figura. Como puede observarse no se dibuja ningn implante sobre el rea activa, Esto
porque se ha dibujado el pozo
transistor de canal P.

210

, al dibujar el pozo, el programa ya sabe que hay un

Una herramienta muy til de L-Edit es el extractor, esta herramienta permite generar
un archivo tipo PSpice de nuestro diagrama. Para utilizar esta herramienta seleccionamos Extract del men Tools, entonces aparecer la siguiente pantalla: En la casilla Ex-

tract Definition File se debe colocar el PATH completo de la ubicacin del archivo CNM25.
ext (suministrado por el fabricante), y en la casilla SPICE Extract Output File el nombre
del archivo de salida.
El archivo CNM25.ext contiene informacin necesaria para realizar la extraccin, es
un archivo de texto plano y contiene lo siguiente:
#
File: CNM25.ext
#
For: Extractor definition file
#
CNM (IMB-CSIC) June 1996
#
connect(Polisilicio 1,Metal,Contacto)
connect(Polisilicio 0,Metal,Contacto)
connect(EXT-Difusion n+,Metal,Contacto)
connect(EXT-Difusion p+,Metal,Contacto)
# Contacto de substrato
connect(EXT-Substrato,Metal,EXT-Contacto de subs.)
# Contacto de pozo
connect(Pozo n,Metal,EXT-Contacto de pozo)
# Transistor NMOS
device = MOSFET(
RLAYER = EXT-Transistor n;
Drain = EXT-Difusion n+,WIDTH;
Gate = Polisilicio 1;

211

Source = EXT-Difusion n+,WIDTH;

Bulk = EXT-Substrato;
MODEL = NMOS;
)
# Transistor PMOS
device = MOSFET(
RLAYER = EXT-Transistor p;
Drain = EXT-Difusion p+, WIDTH;
Gate = Polisilicio 1;
Source = EXT-Difusion p+, WIDTH;
BULK = Pozo n;
MODEL = PMOS;
)
# Capacidad
device = CAP(
RLAYER = EXT-Capacidad poly;
Positive = Polisilicio 1;
Negative = Polisilicio 0;
MODEL =;
)
Como se puede observar en este archivo se definen las capas que deben estar presentes para formar los diferentes dispositivos.
El archivo Inversor.spc se encuentra localizado en el sitio desde donde se invoco ledit.exe por primera vez y contiene la siguiente informacin (el formato es texto plano, por
lo que se puede observar con cualquier notepad.exe o con write):
* Circuit Extracted by Tanner Researchs L-Edit V5.13 / Extract V2.06 ;
* TDB File cnm25\cnm25, Cell Cell0, Extract Definition File D:\cain\CNM25.ext ;
M1 10 3 11 4 PMOS L=2.5U W=5U
* M1 Drain Gate Source BULK (34 77 44 97) A = 12.5, W = 5
.MODEL NMOS
.MODEL PMOS
M2 8 3 9 7 NMOS L=2.5U W=5U
* M2 Drain Gate Source Bulk (34 21 44 41) A = 12.5, W = 5
* Total Nodes: 7 ;
* Total Elements: 2 ;
* Extract Elapsed Time: 1 seconds ;
.END

212

En este archivo podemos identificar varias secciones, la primera es el encabezado, Spice

siempre tomar la primera lnea del archivo como comentario y lo utiliza para desplegar el
nombre del archivo que est simulando, por esta razn la primera lnea de un archivo tipo Spice debe ser un comentario. La siguiente seccin contiene la informacin del circuito. La lnea:
M1 10 3 11 4 PMOS L=2.5U W=5U
Nos indica que existe un transistor PMOS (nn Spice los nombres de los transistores
MOS deben empezar por M) conectado entre los nodos 10, 3, 11 y 4 que corresponden al
drenaje (10), compuerta (3), fuente (11) y sustrato o cuerpo (4). La siguiente lnea donde
aparece un transistor es:
M2 8 3 9 7 NMOS L=2.5U W=5U
Lo cual nos indica que es un transistor NMOS, observe que la compuerta est conectada al nodo 3 al igual que el transistor PMOS. Las lneas que comienzan con un asterisco (*) son comentarios y pueden eliminarse. Hasta el momento el circuito que hemos
extrado no es un inversor ya que faltan las conexiones de drenaje y fuente de los transistores, por tanto, procedemos a terminar nuestro circuito de la siguiente forma:

A continuacin debemos colocar nombres a los nodos para poder ubicarlos fcilmente a la hora de realizar la simulacin del circuito. Para lograr esto hacemos clic en
,
seleccionar la capa en la que queremos poner el nombre, en nuestro caso metal y dibujamos un cuadrado (pequeo) sobre el nodo que queremos nombrar, enseguida aparecer
la siguiente ventana:

213

En la casilla Name colocamos el nombre, la casilla Text Size nos indica el tamao de la
letra. Al hacer click en OK en la parte inferior de la pantalla debe aparecer un mensaje como:

Indicando que existe en nodo llamado VCC sobre la capa de Metal. Debemos realizar esta
operacin hasta tener nuestro circuito tal y como aparece en la siguiente figura:

214

En este punto debemos realizar nuevamente la extraccin de nuestro circuito, pero

esta vez debemos seleccionar la casilla Write Node Names para permitir la escritura de
los nombres de los nodos. El archivo Inversor.spc debe contener la siguiente informacin:
* Circuit Extracted by Tanner Researchs L-Edit V5.13 / Extract V2.06 ;
* TDB File cnm25\cnm25, Cell Cell0, Extract Definition File D:\cain\CNM25.ext ;
M1 11 3 9 11 PMOS L=2.5U W=5U
* M1 Drain Gate Source BULK (34 77 44 97) A = 12.5, W = 5
* Node 11 = Cell0\VCC VCC
* Node 12 = Cell0\GND GND
* Node 9 = Cell0\OUT OUT
* Node 3 = Cell0\IN IN
.MODEL NMOS
.MODEL PMOS
M2 12 3 9 12 NMOS L=2.5U W=5U
* M2 Drain Gate Source Bulk (34 21 44 41) A = 12.5, W = 5
* Total Nodes: 4 ;
* Total Elements: 2 ;
* Extract Elapsed Time: 2 seconds ;
.END
Como podemos observar en este archivo aparecen los nombres de los nodos. Este
archivo contiene dos lneas que nos indican el tipo de modelo que vamos a utilizar, Spice
utiliza modelos elctricos para realizar la simulacin, si no se indica un modelo, Spice
asignar uno, pero los fabricantes siempre incluyen modelos de simulacin tipo Spice los
cuales contienen los parmetros para la tecnologa. CNM provee tres modelos de simulacin llamados slow, typ y fast la diferencia entre los tres est en la velocidad del transistor,
en nuestro caso utilizaremos los que presentan tiempos de respuesta promedio (typ.md).
Adicionalmente, CNM provee dos archivos de modelos tipicos: typ2.md y tip3.md, la diferencia entre los dos es el nivel de simulacin, Spice permite tres modelos de simulacin
y se diferencian en el mtodo utilizado para obtener la respuesta, el nivel 3 es el ms
preciso de los tres y es el que utilizaremos en nuestros ejercicios.
Para incluir los modelos del fabricante en nuestro archivo inversor.spc debemos abrir
el archivo typ3.md:
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10

VTO = -1.139

+ UCRIT = 1E4

UEXP = .1159

+ DELTA = 1.824

RS = 134.9

NSUB = 1.355E16 UO = 212.7

NFS = 662.4E9 WD = .4268E-6
LD = .8101E-6 XJ = 2.783E-9

+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499

+ CJSW = 7.384E-10 MJSW = .3916

PB = .56

215

.model NMOS NMOS LEVEL = 2

+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4
UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2
RS = 93.77
LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
y copiar los modelos correspondientes a los transistores NMOS y PMOS, que deben
incluirse en el archivo inversor.spc antes de cualquier declaracin de transistores, es decir antes de cualquier lnea que comience con M. El archivo inversor.spc debe quedar de
la siguiente forma:
* Circuit Extracted by Tanner Researchs L-Edit V5.13 / Extract V2.06 ;
* TDB File cnm25\cnm25, Cell Cell0, Extract Definition File D:\cain\CNM25.ext ;
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4
UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9
LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4
UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2
RS = 93.77
LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
M1 11 3 9 11 PMOS L=2.5U W=5U
* M1 Drain Gate Source BULK (34 77 44 97) A = 12.5, W = 5
* Node 11 = Cell0\VCC VCC
* Node 12 = Cell0\GND GND
* Node 9 = Cell0\OUT OUT
* Node 3 = Cell0\IN IN
M2 12 3 9 12 NMOS L=2.5U W=5U
* M2 Drain Gate Source Bulk (34 21 44 41) A = 12.5, W = 5
* Total Nodes: 4 ;
* Total Elements: 2 ;
* Extract Elapsed Time: 2 seconds ;
.END
Note que fueron eliminadas las lneas:
.MODEL NMOS
.MODEL PMOS

216

Hasta el momento solo hemos incluido en nuestro archivo tipo Spice los elementos
pasivos del circuito, falta incluir las fuentes de alimentacin. Spice permite la declaracin
de fuentes independientes y dependientes de voltaje y de corriente, en VLSI slo utilizaremos dos tipos de fuentes independientes de voltaje:
Vnombre n+

n-

Valor DC

Esta fuente produce un valor DC constante, especial para utilizar como fuente de
alimentacin.
Vnombre n+

n-

PULSE(V1 V2 td tr tf PW T)

PW

V2

V1

td
tf

tr
T

Esta fuente genera pulsos de voltaje, ideal para utilizarse en la generacin de las
seales de entrada. Por lo tanto debemos incluir las siguientes lneas a nuestro archivo
inversor.spc
*Fuente de Alimentacin de 10 V entre el nodo VCC y el nodo 0
VCC
11
0
10
*Fuente de Alimentacin de 0V entre el nodo GND y el nodo 0
VGND 12
0
0
*Fuente que genera una seal cuadrada de periodo 200ns.
VIN
3
0
PULSE(0 5 0 10ns 10ns 80ns 200ns)
Debido a que Spice siempre realiza las simulaciones con respecto al nodo de referencia 0, se debe conectar la tierra de nuestro circuito (nodo 12) al nodo de referencia, esto
se logra colocando una fuente de 0V entre los nodos 12 y 0.
En este punto el circuito est completo, solo falta incluir el tipo de anlisis y el tiempo
de simulacin. Para lograr esto debemos abrir el programa Pspice AD Demo.

217

A continuacin debemos abrir nuestro archivo Inversor.spc

A continuacin debemos crear un perfil de simulacin para nuestro circuito, seleccionamos New Simulation Profile del Men File:

A continuacin nos aparecer la siguiente ventana:

218

En la casilla Profile name debemos colocar el nombre con el que identificamos nuestra simulacin y en la casilla Inherit from an existing profile: debemos seleccionar el archivo de simulacin del circuito a nivel de transistores y hacemos click en Create.

219

CAPULO

Lgica Combinatoria en
CMOS

Introduccin

a tecnologa que actualmente domina el mundo de los sistemas digitales es la

CMOS, debido a sus caractersticas de bajo consumo de potencia, alta impedancia de entrada y por los niveles de integracin a los que se ha llegado con esta.

Dentro de la familia CMOS se pueden encontrar cuatro configuraciones diferentes para implementar una funcin lgica, a saber: complementaria CMOS, pseudo-NMOS,
lgica de transistor de paso, y lgica dinmica. La configuracin complementaria CMOS
presenta un mejor desempeo en casi cualquier aplicacin ya que tiene alta inmunidad al
ruido, no tiene consumo de potencia esttica, y puede disearse para que tenga retardos
de propagacin iguales de subida y de bajada. Su desventaja principal es la cantidad de
transistores requeridos, dos por cada entrada, que en el caso de compuertas de alto fan-in
consume mucha rea en la oblea de silicio y aumenta la capacitancia total, y por ende, el
retardo de propagacin y la disipacin de potencia dinmica. Los pseudo-NMOS reducen la
cantidad de transistores necesarios a cambio de un mayor consumo de potencia esttica.
La lgica de transistor de paso genera circuitos simples que ocupan una pequea rea,
pero slo son tiles en aplicaciones especiales y requieren de un inversor complementario
para restablecer los niveles lgicos, en especial cuando se usan transistores NMOS simples. Finalmente, la lgica dinmica requiere de un transistor adicional en comparacin con
las pseudo-NMOS, si embargo, reduce la disipacin de potencia esttica a cero, y permite
un funcionamiento de la compuerta lgica en alta impedancia.
Cuando se conectan compuertas lgicas entre s con el fin de generar una determinada
salida especfica para determinadas combinaciones de las variables de entrada, sin que haya
implicado almacenamiento de informacin, el circuito resultante se califica como lgica combinatoria. En la lgica combinatoriael nivel de salida depende siempre de la combinacin de
niveles de entrada instantneos. En el presente documento se exponen cuatro tipos de configuraciones mediante las cuales se pueden implementar circuitos combinatoriosde toda clase.

223

Lgica combinatoria en CMOS

Historia
La lgica CMOS fue creada en 1963 por Frank Wanlass, quin trabajaba para la
empresa Fairchild Semiconductor; posteriormente se fabricaron los primeros circuitos
CMOS en el ao de 1968, en un grupo de la empresa RCA dirigido por Albert Medwin.
Originalmente apareci como una alternativa lenta y de bajo consumo de potencia para
la tecnologa TTL, pero encontr aplicaciones en la industria de los relojes y en otro tipo
de utilizaciones donde la duracin de las bateras era ms importante que la velocidad.
Ms de treinta aos despus, CMOS se ha convertido en la tecnologa predominante para
la fabricacin de circuitos integrados dado que factores tales como el rea que ocupa el chip,
la velocidad de operacin, la eficiencia en el consumo de energa y los costos de manufactura
mejoran cada da ms debido a la disminucin de las dimensiones de los transistores que
viene asociada con cada nueva generacin de procesos de fabricacin de semiconductores.
Adicionalmente, la simplicidad de los circuitos CMOS ha permitido densidades de
integracin imposibles de alcanzar con las tecnologas basadas en los transistores bipolares; inicialmente, los circuitos CMOS eran muy susceptibles al dao por descarga
electrosttica (ESD), por tanto, las siguientes generaciones de circuitos fueron equipadas
con circuitos sofisticados de proteccin que ayudan a absorber las cargas elctricas y
evitan daos en los frgiles xidos de compuerta y en las junturas PN. Sin embargo, se
siguen teniendo precauciones en el manejo de estos circuitos para prevenir la aparicin
de excesivas cantidades de energa.

Lgica combinatoria
La mayora de compuertas lgicas en circuitos integrados digitales usan la lgica
complementaria CMOS o la lgica esttica CMOS, ya que estos dos estilos tienen buenos mrgenes de diseo, son rpidos, de baja potencia, insensibles a variaciones en los
transistores, fciles de disear, ampliamente soportados por herramientas CAD comerciales y estn disponibles en libreras de celdas estndar. En realidad muchas metodologas ASIC permiten solo circuitos complementarios CMOS e incluso los diseos custom
usan lgica CMOS esttica para implementar el 95% de su parte lgica.
Otra ventaja de la lgica esttica CMOS es su robustez frente a los cambios de las
dimensiones de los transistores, lo que asegura una operacin confiable a bajos voltajes y garantiza el uso de transistores con dimensiones arbitrarias; adicionalmente, las
seales de entrada solo se conectan a las compuertas de los transistores, con lo que se
facilita la caracterizacin de las celdas lgicas. El layout de los circuitos CMOS es sencillo
y eficiente debido a los pares de transistores complementarios, y cuando las entradas son
correctas el circuito combinatorio producir la salida correcta, mientras no hallan errores
en el diseo lgico o en el proceso de manufactura.
Uno de los aspectos ms importantes de la tecnologa CMOS es la capacidad que
provee al diseador para crear circuitos lgicos que puedan implementar funciones for-

224

madas por varias operaciones lgicas bsicas; esto hace que el diseo CMOS sea bastante diferente a las tcnicas clsicas de diseo digital, ya que las expresiones lgicas y
sus correspondientes circuitos estn estrechamente relacionados.

Compuertas lgicas estticas

na compuerta lgica esttica es aquella que tiene salidas bien definidas una
vez las entradas se han estabilizado y los estados transitorios producidos por
la conmutacin han desaparecido; en este tipo de circuitos lgicos cada nodo
tiene un camino de baja resistencia hacia la fuente de voltaje o hacia tierra en
cualquier instante de tiempo, del mismo modo, el voltaje de cada nodo est bien definido para todo instante de tiempo y ningn nodo se deja flotando. Los circuitos lgicos
estticos no necesitan seales de reloj para su operacin, aunque se pueden presentar
este tipo de seales para otros propsitos.
Crear estructuras AND y OR usando transistores MOSFET es un proceso sencillo que
se puede llevar a cabo ubicando transistores nmos y pmos en serie (Figura 7.1, AND) o
en paralelo (Figura 7.2, OR).

Figura 7.1 Estructura AND implementada con: a. nmos y b. pmos.

Figura 7.2 Estructura OR implementada con: a. nmos b. pmos.

225

En la Figura 7.3 se observa una estructura AND implementada con transistores nmos,
en la cual la fuente de uno de los transistores est conectada tierra; teniendo en cuenta
que un transistor nmos se enciende cuando un
uno lgico se aplica a su terminal de com___
puerta, la expresin lgica implementada es F = AB , lo que implica que la salida ser un
cero lgico cuando las dos entradas estn en uno lgico. Esto se conoce comnmente
como la estructura anloga; si las entradas a las compuertas son un uno lgico, entonces
el nodo de salida de la estructura AND quedar conectado a tierra, pero si cualquiera de
las dos entradas est en cero lgico entonces no habr un camino entre la salida y tierra,
dado que los dos transistores no estarn encendidos al mismo tiempo. En la tecnologa
CMOS, se necesita una estructura de transistores complementaria para conectar el nodo
de salida con la fuente de voltaje. La expresin y la configuracin de los transistores de
esta red complementaria se obtienen por medio del teorema de DeMorgan.

F
A
B

Figura 7.3 Estructura de transistores nmos que implementa la expresin

___

F = AB

Crear un inversor CMOS slo requiere un transistor nmos y un pmos; el transistor

nmos provee el interruptor que conecta la salida a tierra cuando la entrada es un uno lgico, mientras que el transistor pmos provee la conexin a la fuente de voltaje cuando la
entrada al circuito del inversor es un cero lgico.
Los circuitos lgicos combinatorios se construyen tomando como base el inversor de
la Figura 7.4, en el cual los transistores pmos y nmos actan como simples interruptores;
en este caso, el voltaje de entrada controla los modos de conduccin de los dos transistores: cuando el voltaje de entrada tiene un nivel lgico bajo, el transistor pmos conduce
y la salida queda conectada al voltaje de fuente VDD, mientras que un nivel lgico alto en
la entrada hace que el transistor nmos conduzca, conectando la salida a tierra.
Vdd

IN

OUT

Figura 7.4 Inversor CMOS

226

El comportamiento del inversor provee la base para la construccin de circuitos lgicos usando arreglos de MOSFETs, los cuales van conectados de tal manera que las
entradas controlen la conexin de la salida a tierra o al voltaje de la fuente V DD ; al igual
que en el inversor, solo puede existir una trayectoria de conduccin en un tiempo dado,
con lo que se elimina la posibilidad de que el voltaje de la fuente y tierra sean conectados
a la salida de manera simultnea. El caso opuesto se genera cuando la salida queda
desconectada, lo cual no es deseable en un circuito lgico pero es til cuando se necesita
aislar el circuito, dando como resultado la lgica tri-estado.
Para construir un circuito lgico se reemplaza el transistor n del inversor por una red
de transistores nmos conectados de tal forma que operen simulando un gran interruptor,
de igual forma, una red de transistores pmos reemplaza al transistor p del inversor, generando otro gran interruptor para conectar la salida al voltaje de fuente. Sin embargo,
es necesario tener cuidado a la hora de conectar los transistores para poder asegurar un
correcto funcionamiento elctrico, dado que la forma en que opera la red p debe complementar el funcionamiento de la red n, consiguiendo que cuando una red se comporte
como un interruptor cerrado, la otra red este abierta.
La estructura general de un circuito lgico puede ser generada con los siguientes pasos:
1. Se asigna un par complementario (un transistor nmos y un transistor pmos con las
compuertas conectadas entre s) para cada entrada.
2. Se genera una red de transistores nmos que conecte la salida a tierra de acuerdo
a la funcin lgica a implementar.
3. Se genera una red de transistores pmos que conecte la salida a V DD de acuerdo a
la funcin lgica a implementar.

4. Se disean las redes nmos y pmos, tambin conocidas como PDN y PUN, respectivamente, de tal forma que solo una se comporte como un interruptor cerrado
para todas las posibles combinaciones de las entradas.

De esta manera obtenemos un esquema general como el que se muestra en la figura

5 para un circuito combinatorio de tres entradas. CMOS nos brinda un poderoso mtodo
para la construccin de complicadas redes digitales de una manera muy eficiente, permitiendo la existencia de una gran variedad de estilos en el diseo de circuitos lgicos, lo
que a su vez proporciona una considerable cantidad de opciones al diseador.
VDD
In1
In2
In3

PUN

In1
In2
In3

PDN

PMOS Only

NMOS Only

VSS

Figura 7.5 Estructura general de un circuito lgico combinatorio CMOS con tres entradas

227

Diseo
Para el proceso de diseo iniciamos con una compuerta NOR de dos entradas, cuya
funcin lgica es:

F = A +B

De la expresin anterior podemos ver que la salida estar en cero lgico cuando A
est en uno lgico o cuando B est en uno lgico, por tanto, la PDN estar formada por
dos transistores nmos en paralelo con entradas A y B. Para la red PUN, usamos el teorema de DeMorgan y expresamos la funcin lgica de esta manera:
___ ___

F = AB

Concluimos que la salida estar en uno lgico cuando tanto A como B estn en cero
lgico; esto indica que la PUN estar formada por dos transistores pmos conectados en
serie con A y B como entradas.
A

B
F

Figura 7.6 Esquemtico de la compuerta NOR

Figura 7.7 Layout de capas de la compuerta NOR

228

4.0V

2.0V
0V
V(6)

4.0V

2.0V
0V
V(7)

4.0V

0V
SEL
-4.0V
0s

0.5Ds

1.0Ds

1.5Ds

V(3)

2.0Ds

2.5Ds

3.0Ds

3.5Ds

4.0Ds

Tiempo

Figura 7.8 Simulacin de la compuerta NOR usando tecnologa de 0.25 m. Las seales aparecen de arriba
hacia abajo en el siguiente orden : A, B, F.

Tiempos obtenidos en la simulacin de la compuerta:

T ph = 74.12ps
T pl = 84.12ps
Tr = 68.20 ps

Tf = 56.79 ps

nmos_S
1.20
1.10
1.00
0.90
0.80
0.70
0.60
0.50
0.40
0.30
0.20
0.10
0.00

B
0.20

0.40

0.60

0.80

1.00

Figura 7.9 Caracterstica de transferencia de voltaje de la compuerta NOR

229

Ahora consideramos una compuerta NAND de dos entradas, cuya funcin lgica es

F = A +B

Para construir un circuito CMOS que genera esta funcin empleamos dos pares complementarios, uno por cada una de las entradas A y B, y creamos las redes PUN y PDN
de acuerdo a las salidas que requiere la compuerta; primero es necesario notar que hay
un solo caso en el que la salida del circuito estar en cero lgico, esto sucede cuando las
dos entradas estn en uno lgico. Como la red PDN es la que conecta el nodo de salida
con tierra, esta red estar formada por dos transistores nmos conectados en serie, por
otra parte, si cualquiera de las dos entradas est en cero lgico, el voltaje de salida ser
un uno lgico, indicando en este caso que el nodo de salida debe estar conectado a la
fuente de voltaje, lo que corresponde a la siguiente expresin:
__

F =A B
A
F
B

Figura 7.10 Esquemtico de la compuerta NAND

Figura 7.11 Layout de capas de la compuerta NAND

230

4.0V

2.0V
0V

V(6)

4.0V

2.0V
0V
4.0V

V(7)

0V
SEL
-4.0V
0s

0.5Ds

1.0Ds

2.0Ds

1.5Ds

V(3)

2.5Ds

3.5Ds

3.0Ds

4.0Ds

Tiempo

Figura 7.12 Simulacin de la compuerta NAND usando tecnologa de 0.25 m. Las seales aparecen de
arriba hacia abajo en el siguiente orden : A, B, F

Tiempos obtenidos en la simulacin de la compuerta:

T ph = 63.42ps
T pl = 45.69 ps
Tr = 39.80 ps

Tf = 62.50 ps

pmos_F

5.00

4.00

3.00

2.00

1.00

0.00

0.50

1.00

1.50

2.00

2.50

3.00

3.50

A
4.00

4.50

Figura 7.13 Caracterstica de transferencia de voltaje de la compuerta NAND.

231

En el siguiente ejemplo, considerando funciones lgicas ms complejas, vamos a

disear una red que implemente la expresin:

F = A B +C

En este caso, si AB=1 o C=1, el nodo de salida estar conectado a tierra a travs de
un camino de conduccin formado por transistores nmos, por otra parte, si C=0 y A=0
B=0, entonces los transistores pmos generarn un camino de conduccin entre la fuente
de voltaje y el nodo de salida, proporcionando un nivel lgico alto a la salida del circuito
combinatorio. La red PDN estar dada por la expresin:
__

F = A B +C

La red PUN estar dada por la expresin:

F = A B +C
F = A BC

F = ( A +B )C

En este ejemplo podemos observar que los transistores nmos con variables de entrada A y B estn en serie, por lo que los transistores pmos con entradas A y B deben estar
en paralelo. Siguiendo con el mismo anlisis, vemos que el transistor nmos con entrada
C est en paralelo con el grupo de transistores nmos con entradas A y B, por lo que el
transistor pmos con entrada C debe estar en serie con el grupo de transistores pmos que
tienen como entradas A y B (Figura 7.14).
Por tanto, podemos observar que la forma en que conectamos los transistores es
muy til durante el proceso de diseo ya que una compuerta lgica puede ser diseada
construyendo primero la red PDN de tal forma que cumpla con la funcin lgica y, una
vez hemos conectado los transistores nmos de esta red, los transistores pmos de la red
PUN pueden ser conectados aplicando las conexiones equivalentes serie-paralelo de la
red PDN. En general, el proceso de diseo serie-paralelo debe iniciarse en el bloque ms
pequeo de transistores, y luego extenderse hasta que cubramos la red completa.

A
B

C
F

Figura 7.14 Esquemtico del circuito que implementa la funcin

232

F = A B +C

Figura 7.15 Layout de capas del circuito que implementa la funcin

F = A B +C

Los tiempos obtenidos en la simulacin de la compuerta (Figura 7.16) son:

Tr = 159.1 ps

Tf = 145.5ps

4.0V

2.0V
0V
V(9)
4.0V

2.0V
0V
V(8)
4.0V

2.0V
0V
V(7)
4.0V

0V

SEL
-4.0V

0s

2 Ds
V(5)

4 Ds

6 Ds

8Ds

10Ds

12Ds

14Ds

16Ds

18Ds

20Ds

Tiempo

Figura 7.16 Simulacin de la funcin F = A B + C usando tecnologa de 0.25 m. Las seales aparecen
de arriba hacia abajo en el siguiente orden : A; B; C; D, F.

233

Continuando con el mismo proceso podemos construir una compuerta EXOR partiendo de su funcin lgica:
__

__

F = AB + AB

Con esta expresin debemos obtener directamente la red PUN ya que la funcin no
se puede simplificar ms usando la ley de DeMorgan, pero como esta expresin no est
dada solo en trminos de las variables complementadas, necesitamos inversores para
las variables no complementadas; de manera equivalente, necesitamos usar inversores
para las variables complementadas que aparezcan en la expresin de la red PDN. Para
la red PDN podemos usar la siguiente expresin:
__

__ _ _

F = A B + AB

Esta ecuacin se obtiene aplicando la ley de DeMorgan, pero si usamos la metodologa de obtener la red PDN de manera dual, cambiando las conexiones serie paralelo de
la red PUN obtenemos conexiones distintas, sin embargo, cualquiera de los dos circuitos
implementar correctamente la funcin lgica. En el esquemtico de esta compuerta vemos que necesitamos 12 transistores (Figura 7.17), 8 de los cuales se emplean para las
redes PDN y PUN, mientras que los restantes 4 se utilizan en la implementacin de los
inversores que se necesitan para satisfacer los requerimientos de la red de transistores
formada por la unin de las redes PDN y PUN.

Figura 7.17 Esquemtico de la compuerta EXOR.

234

Figura 7.18 Layout de capas de la compuerta XOR

Los tiempos obtenidos en la simulacin de la compuerta (Figura 7.19) son:

T ph = 150.67 ps
T pl = 178.43ps
Tr = 145.4 ps

Tf = 104.6 ps

4.0V

2.0V
0V
4.0V

V(11)

2.0V
0V
4.0V

V(12)

0V
SEL
-4.0V
0s

0.5Ds
V(5)

1.0Ds

1.5Ds

2.0Ds
Tiempo

2.5Ds

3.0Ds

3.5Ds

4.0Ds

Figura 7.19 Simulacin de la compuerta EXOR usando tecnologa de 0.25 m. Las seales aparecen de
arriba hacia abajo en el siguiente orden : A, B, F

235

nmos_S
1.20
1.10
1.00
0.90
0.80
0.70
0.60
0.50
0.40
0.30
0.20
0.10
0.00

B
0.20

0.40

0.60

0.80

1.00

Figura 7.20 Caracterstica de transferencia de voltaje de la compuerta EXOR

Por ltimo consideremos una compuerta lgica con cinco entradas, cuya funcin lgica es:

F = A(B + C ) + DE

De esta expresin lgica podemos ver que F tendr un nivel lgico bajo si simultneamente D y E estn en uno lgico, o si A est en uno lgico y B o C tienen un nivel lgico
alto, por tanto podemos extraer la red PDN de la siguiente expresin:
__

F = A (B + C ) + D E

Para obtener la PUN necesitamos expresar F en trminos de las variables complementadas mediante la aplicacin de la ley de DeMorgan las veces que sean necesarias:

F = A (B + C ) + D E

F = A ( B + C ) (D E )

F = ( A + B + C )(D + E )
F = ( A + BC )(D + E )

De la ltima expresin concluimos que F es un uno lgico si A o B y C estn en cero

lgico y D o E estn en cero lgico. De esta manera la funcin lgica aparece implementada con transistores MOSFET en la Figura 7.21.

236

A
B
C

D
E

Figura 7.21Esquemtico del circuito que implementa la funcin

F = A(B + C ) + DE

Figura 7.22 Layout de capas del circuito que implementa la funcin

F = A(B + C ) + DE

237

4.0V

2.0V
0V
V(10)

4.0V

2.0V
SEL
0V
V(11)

4.0V

2.0V
0V

0s

4Ds

8 Ds

12Ds

16Ds

20Ds

24Ds

28Ds

32Ds

Tiempo

V(9)

Figura 7.23 imulacin de la funcin F = A(B + C ) + DE usando tecnologa de 0.25 m. Las seales aparecen de arriba hacia abajo en el siguiente orden: A; B; C.
4.0V

2.0V

0V
V(13)

4.0V

2.0V
SEL
0V

V(12)

4.0V

0V

-4.0V

0s

4Ds
V(6)

8 Ds

12Ds

16Ds

20Ds

24Ds

28Ds

32Ds

Tiempo

Figura 7.24 imulacin de la funcin F = A(B + C ) + DE usando tecnologa de 0.25 m. Las seales aparecen de arriba hacia abajo en el siguiente orden: D, E, F.

Los tiempos obtenidos en la simulacin de la compuerta son:

Tr = 135.2ps

Tf = 116.1 ps

238

Dimensiones de los transistores

Los circuitos lgicos combinatorios tienen la caracterstica de que la funcin de salida
est determinada nicamente por la topologa del circuito. Interconectar los transistores
de una manera correcta es una condicin suficiente para fijar las caractersticas DC de
VOL = 0V y VOH =V DD .

Las dimensiones de los transistores lo que determinan es el valor de los voltajes de

conmutacin para varias combinaciones de entrada, sin embargo, la mayor parte de los
problemas de diseo y de dimensiones se centran en los tiempos de conmutacin, dado
que el uso de transistores MOSFET conectados en serie introduce retardos que son
intrnsecos al estilo de diseo empleado. Cuando se analizan los transitorios de salida,
podemos notar que:
La red PUN de transistores pmos fija el valor de t LH .

La red PDN de transistores nmos fija el valor de t HL .

En general, solo estamos interesados en estimar los valores que se produciran en el

peor caso, lo que implica que debemos concentrarnos en la cadena ms larga de transistores MOSFET conectados en serie para cado caso, pues estas cadenas producirn las
constantes de tiempo ms largas.
Una vez hemos generado un circuito combinatorio CMOS, el nico paso importante
de diseo que queda por hacer es decidir la relacin W/L de todos los transistores; estas
relaciones usualmente se seleccionan de tal forma que proporcionen a la compuerta la
capacidad de manejo de corriente en ambas direcciones, siendo esta capacidad igual a
la del circuito inversor bsico. Para el diseo bsico del inversor, se tiene en cuenta que
la relacin del transistor nmos es:

W
=n
L

(1.1)

Donde 1.5 n 2 , mientras que la relacin del transistor pmos, para tener un diseo
equilibrado (matcheddesign), se escoge como:

W
= p =n n

L
p

(1.2)

De esta manera se tiene que p>n as,deseamos seleccionar relaciones W/L individuales para todos los transistores de una compuerta lgica de tal forma que la red PDN sea
capaz de proveer una corriente de descarga del capacitor, que sea al menos igual a la del
transistor nmos con W/L= n, y que la red PUN sea capaz de proveer una corriente de carga al menos igual a la del transistor pmos con W/L=p.Lo anterior garantizar un retardo
de compuerta igual al del inversor bsico en el peor caso, asumiendo que la capacitancia
total efectiva C de la compuerta lgica es la misma que la del inversor. En la prctica,
el valor de C ser ms grande para una compuerta que para el inversor, especialmente
cuando el fan-in aumenta.
La idea del peor caso significa que cuando decidimos las dimensiones del transistor,
debemos encontrar las combinaciones de las entradas que generen la corriente de salida

239

ms baja y luego debemos escoger las dimensiones que harn que esta corriente sea
igual a la del inversor bsico. Para determinar la capacidad de manejo de corriente de
un circuito combinatorio compuesto por varios transistores MOSFET, necesitamos encontrar la relacin equivalente W/Lde esta red de transistores y para ello consideramos
las conexiones serie y paralelo de los transistores; luego nos basamos en el hecho de
que la resistencia de encendido de un MOSFET ( rds , resistencia de drenador a fuente) es
inversamente proporcional a la relacin W/L. Por tanto, si se conectan en serie n transistores, la resistencia serie equivalente se obtiene sumando las resistencias de encendido
de cada transistor, lo que genera el siguiente resultado:

RS = rds 1 + rds 2 + + rdsn

k
k
k
1
=
+
+ +
=k
W W
W
W

L
L1 L2
Ln

RS =

k
W

L EQ

( ) (W L )
1

+ +

W
L n
1

( )

(1.3)

(1.4)

De manera similar, podemos generar la expresin de la resistencia de los transistores

conectados en paralelo; en base a estas expresiones obtenemos las siguientes relaciones:
Transistores en serie:

Transistores en paralelo:

W
1
=
L
L
L
L EQ
+
+ +

W1 W 2

(1.5)

Wn

W
W W
W
= + + +

Ln
L EQparalelo L1 L2

(1.6)

Como ejemplo, dos transistores MOS idnticos, con relaciones W/L=4 resultan en una
W/L equivalente de 2 cuando se conectan en serie o de 8 cuando se conectan en paralelo.
Por ejemplo, para la NOR de 4 entradas (Figura 7.25) el peor de los casos (la corriente ms baja) para la PDN se obtiene slo cuando uno de los transistores N est conduciendo, as la relacin W/L para cada NMOS debe ser igual a la del transistor NMOS del
inversor bsico, es decir n. Para la PUN, sin embargo, la situacin del peor caso (y de
hecho el nico caso) es cuando todas las entradas son bajas y los cuatro transistores
PMOS en serie estn conduciendo. Como la W/L equivalente ser un cuarto de la de
cada dispositivo PMOS, debemos seleccionar la relacin W/L de cada transistor PMOS
para que sea cuatro veces la del transistor PMOS del inversor bsico, es decir 4p.

240

4p

4p

4p

4p
F

Figura 7.25 Compuerta NOR de cuatro entradas.

Disipacin de potencia de los circuitos

Los circuitos digitales CMOS en general disipan energa solo cuando hay una transicin en un nodo del circuito; el problema de determinar que tan frecuentes son las
transiciones en un nodo de un circuito digital no es sencillo, dado que las transiciones
dependen de los vectores de entrada aplicados y de los instantes de tiempo en los que
se aplican estos vectores, los cuales varan mucho durante el tiempo en el que el circuito
opera normalmente. Existen dos tipos de tcnicas empleadas para la estimacin de las
conmutaciones en un circuito CMOS, un grupo emplea tcnicas estadsticas, tambin
llamadas tcnicas dinmicas, mientras que el otro grupo usa tcnicas probabilsticas,
tambin conocidas como tcnicas estticas.
Las tcnicas estadsticas simulan el circuito repetidamente hasta que los valores de
potencia convergen a un valor promedio, todo basado en mediciones estadsticas; por
otra parte, las tcnicas probabilsticas propagan las entradas a travs del circuito para
obtener la probabilidad de conmutacin para cada compuerta en el circuito. Aunque se
emplean los dos tipos de tcnicas, las tcnicas estticas permiten estimar de manera
rpida el consumo de potencia de un circuito digital integrado a nivel lgico, sin la necesidad de un extensivo uso de simuladores.
En general, la disipacin de potencia promedio en un circuito combinatorio CMOS
puede ser expresada como la suma de tres componentes principales:
1. Potencia de corto circuito (short circuit): potencia disipada por transistores pmos y
nmos conectados en serie, que estn encendidos simultneamente en una compuerta lgica. La disipacin ocurre en un breve lapso de tiempo durante la conmutacin y puede ser controlada al minimizar los tiempos de transicin en las
redes. Usualmente este tipo de potencia aporta del 15% al 20% de la disipacin
de potencia total.
2. Potencia de fuga (leakage): es la disipacin de energa producto de las corrientes
espurias que se presentan cuando el transistor se encuentra en su estado de apa-

241

gado. Esta potencia se vuelve un problema considerable a medida que las geometras de los transistores reducen su tamao y las tensiones de umbral disminuyen.
Las corrientes de fuga dependen de la tensin de la fuente, la tensin de umbral,
la relacin W/L de los transistores y la temperatura. Este tipo de potencia aumenta
considerablemente a medida que las tecnologas de fabricacin disminuyenla tensin
de alimentacin y el rea del chip crece.
3. Potencia dinmica: tambin se conoce como potencia de conmutacin. Es la fuente dominante de consumo de potencia en los circuitos CMOS, aportando casi el
75% del total. Esta potencia es proporcional a la frecuencia, al cuadrado de la tensin de la fuente y a la capacitancia total de salida que debe ser cargada y descargada; las nuevas tecnologas de fabricacin han logrado la construccin de transistores ms pequeos, cuyas capacitancias son menores, pero las capacitancias
de interconexin no han disminuido mucho y se han convertido en el componente
dominante de la capacitancia total de carga. Aunque la disminucin del voltaje de
la fuente tiene el impacto ms importante en la disipacin de potencia, esto generalmente viene acompaado de un aumento en los tiempos de propagacin. La
Frecuencia en el caso de los circuitos lgicos combinatorios est relacionada con
la velocidad a la que llegan los datos de entrada.

Efectos del FAN-IN y FAN-OUT en el retardo de propagacin

1
2
3
.
.
.
n

2
.
.
.

FAN - IN = n

FAN - OUT = m
Figura 7.26 Diagrama del fan-in y fan-out de una compuerta lgica.

242

Cada entrada que se le agregue a una compuerta CMOS requiere dos transistores
MOSFET de ms, un transistor pmos y un transistor nmos, lo cual marca una notable
diferencia con otras formas de lgica MOS, en las cuales una entrada adicional solo implicar un transistor de ms. El transistor adicional que debe ser agregado en CMOS no
solo aumenta el rea del chip sino que tambin aumenta la capacitancia efectiva total por
compuerta y a su vez, incrementa el retardo de propagacin.
Al variar el tamao de los transistores se puede compensar parte del aumento del
tiempo de propagacin, especficamente, si incrementamos el tamao del transistor podemos preservar la capacidad de manejo de corriente, sin embargo, la capacitancia C
crece debido al aumento del nmero de entradas y al incremento de las dimensiones del
transistor. Por lo tanto, el tiempo de propagacin aumenta a medida que el fan-in crece, lo
que impone un lmite de entradas para los circuitos lgicos CMOS; si un diseo requiere
un nmero de entradas mayor a este lmite, es necesario emplear una metodologa de
diseo lgico que nos permita implementar la funcin booleana con compuertas cuyo
nmero de entradas no supere el lmite especificado.
Esto finalmente generar un aumento en el nmero de etapas conectadas en serie,
lo que a su vez ocasionar un aumento en el retardo de propagacin; sin embargo, este
aumento en el retardo de propagacin puede ser menor al aumento que causa un fan-in
grande. Por otra parte, un aumento del fan-out de las compuertas lgicas aumenta su
capacitancia de carga, lo que a su vez genera un aumento en el tiempo de propagacin.
Aunque CMOS presenta muchas ventajas, tambin se ve afectado por el aumento
de la complejidad de los circuitos cuando el fan-in y el fan-out aumentan, al igual que
por los correspondientes efectos que origina est complejidad en el rea del chip y en
el retardo de propagacin.

Circuitos lgicos PSEUDO-NMOS

( PSEUDO-CMOS)

pesar de las muchas ventajas de la lgica CMOS, esta es afectada por una
mayor rea y por capacitancias y tiempos de propagacin que aumentan segn
se incremente la complejidad de las compuertas lgicas a disear.

Por esta razn los diseadores de circuitos lgicos integrados, han estado
en la bsqueda de formas de circuitos CMOS que se puedan usar para sumarse a los
circuitos de tipo complementario.
Con estas formas no se pretende desplazar las tcnicas utilizadas hasta el momento
sino ms bien, usarlas para fines especiales. Una de estas tcnicas es la de lgica Pseudo Nmosque estudiaremos a continuacin.

243

Inversor PSEUDO NMOS

Vdd

Vo

Vi

Figura 7.27 Inversor Pseudo Nmos

A diferencia de CMOS complementaria, en este caso la compuerta del transistor de

canal P esta directamente conectada a V DD , con esta topologa se tienen caractersticas
mejores, tambin tiene la ventaja de ser directamente compatible con circuitos CMOS
complementarios.
Otra caracterstica importante es que a la hora de disearlo suele hacerse k n mayor
a k P en un factor de 4 a 10, dicha razn se denomina r.

Caractersticas de tensin Vout VS V IN

Vout
Vout

ll

lll

lV
Vin - VT0p

VDD
LIN
SAT
SAT
VDD / 2

Vin - VT0n

LIN

- VT0p
VT0n

VDD / 2

Figura 7.28 Caractersticas de tensin

244

VDD + VT0p VDD

Vin

Vout Vs VIN , para el inversor Pseudo Nmos

En la Figura 7.28 se observa la curva caracterstica del inversor Pseudos Nmos, la cual
v
tiene cuatro regiones distintas y una tensin de salida 0 diferente para cada una de estas.
Regin I:Q N en corte, Q P lineal y v i =Vt .

v 0 =V 0H =V DD

Regin II:Q N en saturacin, Q P lineal.

(1.7)

v 0 =Vt + (V DD Vt ) r (v i Vt )
2

(1.8)

Regin III:Q N lineal, Q P lineal.

Es un segmento corto que no tiene mayor importancia.

Regin IV: Q N lineal, Q P en saturacin.

v 0 = (v i Vt )

(v

Vt )
2

(V
r

DD

Vt )

(1.9)

Como observacin, el nico parmetro de diseo para controlar los valores de VOL y
los mrgenes de ruido es la razn r .

Sntesis de compuertas

La caracterstica de esta tcnica es que reemplaza el rbol de Pull-up por un transistor pmos que siempre est en conduccin (Figura 7.29).

Vdd

f=

Vdd

Vdd

f = (a b)

f = (a+b)

Figura 7.29 Ejemplos de funciones lgicas implementadas con la tcnica de sntesis de compuertas.

245

En Pseudo Nmos solo Q N esta excitado por la tensin de entrada mientras que la compuerta de Q P esta en tierra, haciendo que est, quede como carga activa para los transistores
N. Se ve claramente que una de las ventajas de esta tcnica es que se reduce considerablemente el nmero de transistores a implementar, ya que solo se necesitan los transistores N
para implementar la funcin y un transistor P que siempre estar en conduccin.
As las desventajas en rea y tiempo de propagacin que aparecen en CMOS complementaria se reducirn.
Para el diseo de una funcin lgica, procedemos de la misma manera de cmo lo hacamos con CMOS complementaria, pero en este caso solo procedemos a colocar la lgica
solo con los transistores canal N, dependiendo de si estn en una OR los transistores van
en paralelo, o si por el contrario estn en una AND estos van en serie (Figura 7.29).

Aplicaciones de la lgica PSEUDO-NMOS

El pseudos Nmos es particularmente apropiado para las aplicaciones en donde la salida permanece alta la mayor parte del tiempo, puesto que para estas aplicaciones la potencia esttica puede ser razonablemente baja. Una aplicacin de este tipo en particular
son los decodificadores de direccin para chips de memoria y en memorias solo de lectura.

Circuitos lgicos de transistor de paso (PTL)

a lgica de transistor de paso (PTL) consiste en un mtodo sencillo para implementar funciones lgicas utilizando combinaciones en serie y paralelo de interruptores controlados por variables lgicas. El principio de funcionamiento de la
lgica PTL se ilustra en la Figura 7.30.

B
A

C
Y = ABC

Figura 7.30 Principio de funcionamiento de la lgica PTL.

246

Y = A(B+C)

Como se observa en la figura 30, los interruptores en serie representan el AND

lgico de las variables que los controlan, mientras que en paralelo representan el OR
lgico de dichas variables.
Los interruptores utilizados en PTL se pueden poner en prctica ya sea con un transistor
NMOS o con una compuerta de transmisin (por esta razn la lgica PTL tambin es conocida como lgica de transmisin de compuerta). Ambos casos se analizarn ms adelante.

Requisitos de Diseo
Para el diseo de circuitos PTL debe tenerse en cuenta un requisito fundamental:
todo nodo susceptible de quedar en alta impedancia debe tener en todo momento una
trayectoria de baja resistencia a V DD o a tierra.

Este requisito debe tenerse presente porque al desconectar un interruptor de un determinado nodo de salida Y, dicho nodo queda en alta impedancia. Si antes de la desconexin
v y era cero, as se mantendr, pero si v y estaba a un nivel alto (V DD ), este valor ser mantenido por el nodo en la capacitancia parsita conectada entre l y tierra, pero slo durante
un tiempo porque las corrientes de fuga descargarn la capacitancia lentamente y v y ir
reducindose de forma correspondiente. Por lo tanto, el circuito ya no podra ser considerado un circuito lgico esttico. La solucin a este efecto no deseado se logra estableciendo
para el nodo Y una trayectoria de baja resistencia ya sea a V DD o a tierra.

Operacin con transistores NMOS como interruptores

Las ventajas de implementar los interruptores con transistores NMOS radican en la

obtencin de circuitos sencillos con pequea rea y pequeas capacitancias de nodo.
Sin embargo, tambin surgen desventajas en las curvas caractersticas estticas y en la
operacin dinmica de dichos circuitos.
En la Figura 7.31 se observa la operacin de un transistor nmos como interruptor. El
transistor se utiliza para conectar (cuando v G =V DD ) o desconectar (cuando v G = 0 ) un
nodo de entrada con voltaje v i y un nodo de salida (v 0 ). La capacitancia total entre el
nodo de salida y tierra est representada por el condensador C.

VG

V0
C

Figura 7.31 Operacin de un transistor NMOS como interruptor

247

Transmisin de un 1 lgico (v i =V DD yv G =V DD )

Vamos a analizar la operacin del circuito cuando v_i presenta una transicin de 0V
(0 lgico) a V DD (1 lgico) en el instante t = 0 . Las condiciones de operacin del circuito
se muestran en la Figura 7.32.

VG = VDD

V = VDD

V0

iD

Figura 7.32 Transmisin de un 1 lgico, con transistor nmos como interruptor

Durante la transicin de v i ,el transistor opera en la regin de saturacin (porque v 0 = 0V

inicialmente) y por lo tanto entrega una corriente para cargar el condensador i D dada por:
Es decir:

Donde:

1
2

i D = k n (VGS Vt )

1
2

(1.10)

(1.11)

i D = k n (V DD v 0 Vt )

k n = nC ox

W
L

(1.12)

Vt =Vt 0 + V SB + 2f 2f

(1.13)

Vt =Vt 0 + v 0 + 2f 2f

(1.14)

Teniendo en cuenta que el bulk se encuentra a 0V, se tiene:

En t=0+, Vt =Vt 0 y por ende, la corriente i D es relativamente grande.

Sin embargo, a medida que C se carga y v 0 aumenta,Vt tambin aumenta e i D

disminuye, como se puede ver en sus dos ecuaciones respectivas. Por lo tanto, el
proceso de carga del condensador ser relativamente lento.
El proceso de carga de C se detiene cuando la corriente i D se hace cero, lo cual
ocurre cuando v 0 =V DD Vt . Esto hace que el 1 transmitido sea un 1 degradado,
en vista de que no se cumple v 0 =V DD sino v 0 =V DD Vt , y Vt puede ser de hasta
1.5Vt 0 2Vt 0 .

248

Transmisin de un 0 lgico(v i = 0 y v G =V DD )

Vamos a analizar la operacin del circuito cuando v i presenta una transicin de V DD a 0V

en el instante t = 0 . Las condiciones de operacin del circuito se muestran en la Figura 7.33.

VG = VDD

V = 0

V0

Figura 7.33 Transmisin de un 0 lgico, con transistor nmos como interruptor. Notese el intercambio de las
terminales D y S con respecto al circuito de la Figura 7.32

Al comienzo de la transicin de v i (en t=0+), el voltaje de salida es v 0 =V DD y como

el voltaje del drenador es siempre ms alto que el de fuente en un transistor NMOS, las
terminales D y S del circuito anterior se intercambian con respecto al circuito correspondiente a la transmisin de un 1 lgico.
Al comienzo de la transicin de v i , el transistor opera en la regin de saturacin. Por
lo tanto, la corriente i D est dada por la ecuacin (1.10), que se puede reescribir como:
1
2

i D = k n (V DD Vt )

(1.15)

Adems, como ahora source (fuente) se encuentra a 0V, al igual que el bulk, tenemos V SB = 0V y por lo tanto:

Vt =Vt 0 + V SB + 2f 2f

Vt =Vt 0 + 0 + 2f 2f

Vt =Vt 0

(1.16)

(1.17)

(1.18)

Esta ltima igualdad se da para todo momento.

A medida que C se descarga, v 0 se reduce y el transistor entra en la regin de triodo,
cuando v 0 =V DS llega a v 0 =VGS Vt , es decir: v 0 =V DD Vt . Sin embargo, sto no impide que
el condensador se siga descargando. De hecho, la descarga contina hasta completarse,
es decir, hasta que v 0 = 0V . sto nos indica que el transistor NMOS transmite un 0 bueno.

249

Operacin con compuertas de transmisin como interruptores

Con el fin de solucionar el problema de la degradacin del 1 lgico por parte de un transistor NMOS operando como interruptor y la degradacin del 0 lgico por parte de un transistor PMOS, se plantea la utilizacin de compuertas de transmisin como interruptores.
Adems de evitar la degradacin de los niveles lgicos, la utilizacin de una compuerta
de transmisin trae ventajas tanto en la operacin esttica como dinmica de un interruptor implementado a travs de ella. Una compuerta de transmisin es un excelente interruptor analgico que produce circulacin bidireccional de corriente y exhibe una resistencia
de operacin que es casi constante para una amplia escala de voltajes de entrada v i .

Las desventajas que presentan las compuertas de transmisin dentro de la lgica

PTL son: mayor complejidad del circuito, mayor rea y mayor capacitancia.
La operacin de una compuerta de transmisin como interruptor se ilustra en la Figura 7.34.
VC

VC
D

V0

QN

S
V0

S
VC

QP

VC

Figura 7.34 Operacin de una compuerta de transmisin como interruptor.

Al igual que el transistor NMOS, la compuerta de transmisin se usa para conectar

v =V DD
v =0
) o desconectar (cuando c
) un nodo de entrada con voltaje v i y un
(cuando c

nodo de salida ( 0 ). La capacitancia total entre el nodo de salida y tierra est representada por el condensador C.

Transmisin de un 1 lgico(v i =V DD y v c =V DD ):

Suponemos nuevamente una transicin de v i entre 0V (0 lgico) y V DD (1 lgico) en

el instante t = 0 .Las condiciones de operacin del circuito se muestran en la Figura 7.35.

VC = VDD

V = VDD

QN

S
V0

QP
VC

Figura 7.35 Transmisin de un 1 lgico con compuerta de transmisin como interruptor

250

En t=0+, v 0 = 0V y por lo tanto, el transistor N se encuentra en regin de saturacin,

suministrando una corriente i DN para cargar el condensador C.
Es decir:

Donde Vtn es:

Es decir:

1
2

i = k (V V
1
2

i = k (V

(1.19)

v 0 V

(1.20)

Vtn =Vt 0 + V SB + 2f 2f

(1.21)

Vtn =Vt 0 + v 0 + 2f 2f

(1.22)

Debido a que el bulk del transistor N se encuentra a 0V.

Por su parte, el transistor PMOS conduce una vez que v i =V DD (en t=0+) ya que de
este momento en adelante se va a cumplir VGS =V DD > Vtp . Inicialmente, este transistor se
encuentra en regin de saturacin, suministrando una corriente i DP para cargar el condensador C (la cual se va a sumar con i DN ):
Es decir:

1
2

1
2

i = k V V

i = k V

(1.23)

(1.24)

Donde Vtp =Vt 0 en todo momento, debido a que el bulk del transistor P est conectado a V DD , lo cual significa que V SB = 0V y por lo tanto:

Vtp =Vt 0 + V SB + 2f 2f

Vtp =Vt 0 + 0 + 2f 2f

Vtp =Vt 0

(1.25)

(1.26)

(1.27)

251

Se supone que Vt 0 es el mismo para el transistor N y P.

2
1
La corriente i = 2 k (V v 0 V ) , deducida anteriormente, ir decreciendo hasta que finalmente se hace igual a cero cuando v 0 =V DD Vtn . Sin embargo, cuando esto
ocurra, suponiendo que Vt 0 es el mismo para el transistor N y P, Q P ya habr entrado en
regin de triodo, desde el momento en que se haya cumplido:
(1.28)

V SD P =VGS P Vtp

V DD v 0 = (V DD 0) Vtp

(1.29)

v 0 = Vtp

(1.30)

Transmisin de un 0 lgico(v i = 0 y v c =V DD )

Ocurre una transicin de v i entre V DD y 0V en el instante t = 0 .Las condiciones de

operacin del circuito se muestran en la Figura 7.36.

VC = VDD

V = 0

QN

D
V0

QP

VC
Figura 7.36 Transmisin de un 1 lgico con compuerta de transmisin como interruptor. Ntese el intercambio de las terminales D y S (en ambos transistores) respecto al circuito de la Figura 7.35

El comportamiento del circuito en este caso es completamente anlogo al que ya se

describi para la transmisin de un 1 lgico, slo que ahora los transistores intercambian
los turnos de conduccin, as:

El transistor PMOS deja de conducir cuando v 0 = Vtp , con Vtp dado por:

Vtp =Vt 0 + V SB + 2f 2f

Dado que el bulk del transistor P se encuentra polarizado a V DD , se tiene:

Vtp =Vt 0 + v 0 V DD + 2f 2f

Cuando el transistor PMOS deja de conducir, el NMOS contina conduciendo hasta que el condensador C se descargue por completo, es decir, hasta que v 0 = 0V , lo cual
representa una transmisin de un 0 bueno por parte de la compuerta de transmisin.

252

Ejemplos de circuitos lgicos PTL

Multiplexor 2 a 1
Con base en el valor lgico de C, ya sea A o B se conectan a la salida Y. Se requieren 6 transistores para la implementacin
(4 para las 2 compuertas de transmisin y 2
__
para el inversor
necesario para obtener C ). La funcin lgica realizada por el circuito es
__
Y = CA + C B , y la implementacin del circuito PTL se observa en la Figura 7.37.
C

a.

b.

A
C

Y = CA + CB

Y = CA + CB

Figura 7.37 Funcin lgica Y

Funcin XOR

__

= CA + C B . a. Circuito conceptual y b. Circuito PTL

La realizacin de la funcin XOR en un circuito PTL es eficiente, ya que slo requiere

de 8 transistores (4 para las 2 compuertas de transmisin y otros 4 para los 2 inversores
necesarios), a comparacin de los 12 transistores que se requieren para implementar
esta___funcin
en CMOS complementario. La funcin lgica realizada por el circuito es
___
Y = A B + AB = A B , y la implementacin del circuito PTL se observa en la Figura 7.38.
B

a.

b.
A

A
A

B
B

Y = AB+ AB

Y = AB+ AB

B
Figura 7.38 Funcin lgica Y

___

___

= A B + AB = A B a. Circuito conceptual y b. Circuito PTL

253

Funciones AND y NAND mediante PTL complementaria (CPL)

La lgica PTL complementaria consiste en 2 redes PTL idnticas, con las mismas
variables de control de los interruptores, pero con sus entradas complementadas. As
mismo, el circuito genera una determinada funcin lgica y su respectivo complemento.
En este caso se utilizan transistores NMOS como interruptores, para lo cual deben
escogerse con bajo___Vt _____
. La funcin lgica realizada por el circuito es Y = AB y su respectivo complemento Y = AB , y la implementacin del circuito se observa en la Figura 7.39.

b.

a.

A
B
A
B

Y = AB

B
Y = AB

Y = AB

Y = AB

B
Figura 7.39 Funcin lgica Y

= AB a. Circuito conceptual y b. Circuito CPL.

Las funciones lgicas a la salida de este circuito pueden obtenerse luego de aplicar
un poco de lgebra de Bool, as:
__

Y = AB + B B ;Y = AB + 0;Y = AB
__

Ahora demostraremos que:

__ __

__

__

Y = AB + B B ;Y = AB + B
__

__

__

__

AB + B = A + B

Despus de multiplicar a ambos lados por B:

__

__

__

__

ABB + B B = AB + B B

__

Como BB = B y B B = 0 , se tiene:

__

__

AB = AB

__

__

__

__

Esta ltima igualdad nos indica que, en efecto, se cumple: AB + B = A + B

__

__

__

Pero, aplicando Leyes de DeMorgan obtenemos: A + B = AB

__

__

__

__

__

_____

Por lo tanto, tenemos Y = AB + B = A + B = AB , con

lo cual queda demostrado que la
__
_____
salida de la red con entradas complementadas es Y = AB .

254

Simulacin
En las Figuras 7.40 a 7.43 se presenta la simulacin de una compuerta de transmisin con CNM25 y los resultados obtenidos.
Los resultados fueron unos tiempos de propagacin de TPHL = 106ns y TPLH = 104ns
con niveles de voltaje VOH = 5V y VOL = 0.09V . Con unos tiempos de subida y bajada:
Tr = 292ns y Tf = 334ns .
A

VCC

A
VCC
5

+
_

V4

V1 = 0
V2 = 5
TD = 0
TR = 10n
TF = 10n
PW = 2m
PER = 4m

+
_

M16
Mbreakp

V6

V1 = 0
V2 = 5
TD = 0
TR = 10n
TF = 10n
PW = 0.5m
PER = 1m

+
_

V5

B
Neg_A

Mbreakp
M14

Out
VCC

M15
V

C2

10p
0

M17
Mbreakn

Mbreakn
Neg_A

Figura 7.40 Circuito de simulacin

(A) TG (active)
1

20V

10V
COMPUERTA DE TRANSMISION O T-GATE

15V

5V

10V

0V

5V

-5V

0V

-10V

0s
1

1.0ms
(V)(Out)

V(B)

2.0ms

3.0ms

4.0ms

5.0ms

6.0ms

V(A)

Figura 7.41 Resultados de simulacin. Salida en azul, entrada en verde y control de la compuerta en rojo.

255

(A) TG (active)
20V

10V

5V

15V

(2.0000m , 2.7778)

0V

10V

TPLH = 104ns

Tr = 292ns

-5V

5V

(2.0001m , 2.5789)

0V

-10V
1.9999ms

2.0010ms

2.0000ms
V(Out)

V(B)

Tiempo

Figura 7.42 Resultados de simulacin. Salida en azul, entrada en verde y control de la compuerta en rojo.

20V

15V

(A) TG (active)

10V

5V
(2.5000m , 2.5247)

10V

0V
VOH=5
VOL=0.09
TPHL= 106ns
Tf=334ns

5V

-5V
(2.5001m , 2.4968)

0V

-10V
2.49999ms

2.50100ms

V(Out)

V(B)

Tiempo

Figura 7.43 Resultados de simulacin. Salida en azul, entrada en verde

256

Implementacin de circuitos digitales con

compuertas de transmisin

as compuertas de transmisin (T-gate) son muy usadas para realizar compuertas complejas, como la XOR; ya que en muchos casos disminuye la cantidad de
transistores usados en la implementacin.En el caso de la compuerta XOR se
logra disminuir el nmero de transistores de 12 en CMOS a 8 con esta metodologa de diseo. Por otro lado en otros casos, las compuertas de transmisin proveen
mejores parmetros de diseo.

Diseo de circuitos lgicos con compuertas de transmisin

El diseo de circuitos lgicos mediante compuertas de transmisin se hace mediante
la implementacin de la expansin de Shannon, que es un mtodo por el cual una funcin
booleana puede ser representada por la suma de dos funciones de la original.
Para la implementacin de la siguiente funcin: f = xyz + xy 'z + x ' y 'z + x ' yz + x ' y 'z '
, es necesario escribir la funcin en trminos de dos variables complementarias de la forma:
f = x ' g x ' + xg x . Por ltimo, se reemplaza en la funcin original con x = 0 y con x = 1 , para
hallar las funciones g x ' , g x . La expresin final es: f = x '( y 'z + yz + y 'z ') + x ( yz + y ' z ) .
Este proceso para dos variables se puede resumir con la expresin:
___

F ( A
B ) = AF ( B ) + A F

Los resultados de la implementacin de algunas funciones lgicas con compuertas de

transmisin se presentan en la Figura 7.44.
F (A,B)
AB
A+B
A+B
AB
AB +AB
AB + AB

NAME
AND
OR
NOR
NAND
EXOR
NEXOR

F (0,B)
0
B
B
1
B
B

F (1,B)
B
1
0
B
B
B

Figura 7.44 Resultados de la implementacin de funciones lgicas con compuertas de transmisin

Para la implementacin del diseo se conecta una compuerta de transmisin a la

salida del circuito que controla, es decir el de la funcin F(0,B) o F(1,B). En los siguientes
literales se mostrara la construccin de las anteriores compuertas.

257

Compuerta de transmisin como buffer Tri-Estado

La compuerta de transmisin se puede analizar como un buffer tri-estado, ya que en su
funcionamiento est contemplado el estado de alta impedancia de las compuertas tri-estado.
En la Figura 7.45, se muestra el smbolo y la tabla lgica de la compuerta de transmisin.
a.

b.

1
1

0
1

0
1

0
0

0
1

?
?

X
Figura 7.45 a. Compuerta de transmisin. b. tabla lgica

Ahora bien, si lo que se desea es un buffer tri-estado inversor, se agrega un inversor

en el punto de entrada de la compuerta de transmisin como se observa en la Figura 7.46.
a.

Vcc

b.

Vcc

TA

TA
TB
X

OUT

OUT
TC

IN

TB

TC

TD
C

IN

TD

Figura 7.46 Buffer tri-estado inversor: a.con compuerta de transmisin y b. CMOS

El buffer inversor tri-estado de la tecnologa CMOS y el buffer con T-Gate en apariencia

son iguales, ya que tienen los mismos 6 transistores. Aun as, en el buffer T-Gate es mucho
ms sencillo detectar una falla en el circuito que en el CMOS y por otro lado si llega a fallar
el T-Gate se ve afectada la salida en el tiempo de propagacin y la degeneracin de los
niveles, mientras que la de CMOS no funciona en el caso que no funcione algn transistor.

258

Simulacin
En las Figuras 7.47 y 7.48 se presenta la simulacin de un buffer tri-estadoy los resultados obtenidos.
X
VCC
5

+
_

V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m

V1

V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m

+
_

V3

VCC
MbreakpD

0
A

+
_

Neg_X

Mbreakp
M14

M2

V2

M15

M1
0

VCC

Out

C1

V
10p
0

MbreaknD

Mbreakn
0
X

MbreakPD

M3

Neg_X

M5

V
V

MbreakND

Figura 7.47 Circuito de Simulacin

(E) Simul (active)
1

20V

10V
Buffer Tres estados Inversor

15V

5V

10V

0V

5V

-5V

ALTA IMPEDANCIA

ALTA IMPEDANCIA

0V

-10V

1.0ms

0s
1

(V)(Out)

V(X)

2.0ms

3.0ms

4.0ms

5.0ms

V(A)

Figura 7.48 Resultados de simulacin. Variable de control X en verde, variable de entrada A en

rojo, salida en azul.

259

Compuerta NOR
La funcin de la compuerta NOR es implementada como se muestra en la Figura
7.49, mediante compuertas de transmisin.
A

3
Neg B

TG
4

Out

Neg A

TG
0
A

Figura 7.49 Compuerta NOR con T-Gate

__

__

La funcin implementada es F ( A , B ) = A B + A 0 . La variable de entrada A y su complemento es usada para el control de las compuertas de transmisin, la funcin con valor
de cero es implementada con la T-Gate que se controla con la variable A y la funcin B
negada se implementa con la T-Gate que se controla por A negada. Con este circuito se
logra la Funcin: F ( A , B ) = A + B

A diferencia del circuito CMOS que usa 4 transistores, la compuerta NOR con T-Gate
usa 8 transistores incluyendo los dos inversores. Por lo cual en esta clase de compuerta
se eleva ampliamente el rea de silicio utilizada en el diseo y la complejidad de ste.
Una posible mejora del anterior circuito se hace mediante la implementacin de un transistor de paso de tipo N, lo que reduce el nmero de transistores a 7, el circuito es mostrado en la Figura 7.50.
3
Neg B

TG
4

Out

Neg A

M7

Figura 7.50 Compuerta NOR con T-Gate mejorado.

260

Existe otra clase de implementacin de estas compuertas, mediante dos compuertas de transmisin, esta ser tratada en el apartado de las AND y NAND. Esta topologa
tiene 8 transistores para su implementacin por lo que la anterior resulta ser ms eficaz,
en tamao del integrado.

A
A

F=A+B
B
A
Figura 7.51 Compuerta NOR con dos compuertas de transmisin

Simulacin
En las Figuras 7.52 y 7.53 se presenta la simulacin de una compuerta NOR hecha
con compuertas de transmisin y los resultados obtenidos.
A
VCC
Out
Mbreakp

Neg_B

V6
V1 = 0
+
V2 = 5
_
TD = 0
TR = 10p
TF = 10p
0
PW = 2m
B
PER = 4m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m

+
_

MbreakpD

V5

M14
M15

Neg_B

M12

VCC

C2
10p

VCC
5

+
_

V4

MbreaknD

Mbreakn

M17

VCC

M16
Neg_A

Mbreakn
A

MbreakpD

Neg_A

M11
V

MbreaknD

Figura 7.52 Circuito de Simulacin

261

20V

(B) simuNOR (active)

10V

Compuerta NOR

15V

5V

10V

0V

5V

-5V

0V

-10V
1.0ms

0s
1

(V)(Out)

V(A)

3.0ms

2.0ms

4.0ms

Tiempo

V(B)

Figura 7.53 Resultados de simulacin. Variable de entrada A en verde, variable de entrada B en rojo y
salida en azul.

Compuerta OR
La funcin de la compuerta OR es implementada como se muestra en la Figura 7.54,
mediante compuertas de transmisin.
A
A.A
A

f=A+B
A.B
A
Figura 7.54 Compuerta OR con T-Gate

La variable de entrada A es usada junto con su complemento para controlar el transistor de paso PMOS y la compuerta de transmisin. Cuando A = 1 el transistor de paso
conduce y la salida es igual a 1, mientras que la T-Gate se encuentra en alta impedancia.
Cuando A = 0 el transistor de paso se encuentra abierto y la compuerta de transmisin
conduce, dando como salida el valor de B. En conclusin, el funcionamiento del anterior

262

___

circuito esta dado por la expresin booleana F ( A , B ) = A B + A = A + B . El anterior circuito

tiene 5 transistores, a diferencia de su implementacin en CMOS de 6 transistores.

La implementacin de esta compuerta con dos T-Gate deja como resultado el uso de
6 transistores al igual que los CMOS. Este diseo se muestra en la Figura 7.55.

A
A

F=A+B
B
A
Figura 7.55 Compuerta OR con dos compuertas de transmisin

Simulacin
En las Figuras 7.56 y 7.57 se presenta la simulacin de una compuerta OR hecha con
compuertas de transmisin y los resultados obtenidos.
A
V3
V1 = 0
+
V2 = 5
_
TD = 0
TR = 10p
TF = 10p
0
PW = 2m
PER = 4m B
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m

+
_

V2

VCC
5

+
_

V1

Neg_A
VCC

MbreakP

Out

M16
0

MbreakpD

Neg_A

M10
V

MbreaknD

M13

VCC

Mbreakn

Mbreakp

M14

VCC

M15 V

C1
10p

Neg_A

Figura 7.56 Circuito de simulacin

263

20V

(A) OR (active)

10V

Compuerta OR

15V

5V

10V

0V

5V

0V

-5V

-10V

0s

1.0ms
(V)(Out)

V(A)

2.0ms

3.0ms

4.0ms

Tiempo

V(B)

Figura 7.57 Resultados de simulacin. Variable de entrada A en verde, variable de entrada B en rojo
y salida en azul.

Compuerta AND
La funcin de la compuerta AND es implementada como se muestra en la Figura 7.58,
mediante compuertas de transmisin.

B
F=AB
A
A
Figura 7.58 Compuerta AND con T-Gate

Se tienen como entradas las variables A y B, cada una en su respectiva compuerta

___
de transmisin, que estn siendo controladas por la variable A y su complemento A . Asumiendo que la compuerta de transmisin con variable de entrada A va a ser la nmero 1
y la compuerta con entrada B va a ser la nmero 2, se tiene que cuando sea la variable
A = 0 , se activa la primera compuerta de transmisin, dejando pasar a la salida el valor
0. Cuando sea la variable A = 1 , se activa la segunda compuerta de transmisin, dejando

264

pasar a la salida el valor de B ya sea 0 1. De esta manera, la nica forma de que la salida sea F = 1 es que las dos variables A y B sean iguales a 1, para el resto de los casos
F = 0 . En conclusin,
el funcionamiento del anterior circuito esta dado por la expresin
___
booleana F ( A , B ) = A 0 + A B = AB . Este circuito tiene 6 transistores, al igual que su implementacin en CMOS.

Simulacin

En las Figuras 7.59 y 7.60 se presenta la simulacin de una compuerta AND hecha
con compuertas de transmisin y los resultados obtenidos.
A
VCC

Mbreakp

M16

A
A

A
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m

+
_

MbreakpD

V3

MbreaknD

+
_

C1
10p

V
0

Mbreakp

M14

VCC
5

Out

Neg_A

V2

VCC

Mbreakn

M18

B
+
_

M17

Neg_A

M11

M15

V1

VCC
0

Mbreakn
0

Figura 7.59 Circuito de simulacin

1

20V

(A) ANDsim (active)

10V

Compuerta AND

15V

5V

10V

0V

5V

0V

-5V

-10V

0s

1.0ms
(V)(Out)

V(A)

2.0ms
V(B)

3.0ms

4.0ms

Tiempo

Figura 7.60 Resultados de simulacin. Variable de entrada B en verde, variable de entrada A (control)
en rojo y salida en azul

265

Compuerta NAND

La funcin de la compuerta NAND es implementada como se muestra en la Figura

7.61, mediante compuertas de transmisin.

B
F=AB
A
A
Figura 7.61 Compuerta NAND con T-Gate

Este circuito funciona de manera similar al circuito de implementacin de la AND, pues

A = 0 , se
se controla por medio de la variable A, pero en este caso, cuando la
__ variable
activa la compuerta de transmisin que tiene por entrada la variable A , de manera que la
salida va a ser F = 1 . Por otro lado, cuando la__ variable A = 1 , se activa la compuerta de
transmisin que tiene por entrada la variable B , teniendo as en la salida el valor de esta
variable, independientemente de
__ que sea 0 1. Por lo tanto la salida va a ser igual a 0
nicamente cuando la variable B = 0 y para el resto de posibilidades
lo que la exF__ = 1 ,por
__
__
presin booleana del anterior circuito est dada por F ( A , B ) = A + A B = AB diferencia del
circuito CMOS que usa 4 transistores, la compuerta NOR con T-Gate usa 8 transistores incluyendo los dos inversores,por lo que en esta clase de compuerta, al igual que en la NOR,
se eleva ampliamente el rea de silicio utilizada en el diseo y la complejidad de ste.

Simulacin
En las Figuras 7.62 y 7.63 se presenta la simulacin de una compuerta NAND hecha
con compuertas de transmisin y los resultados obtenidos.

266

VCC

A
Mbreakp

MbreakpD

Neg_A

M11

A
V

V3
V1 = 0
+
V2 = 5
_
TD = 0
TR = 10p
TF = 10p
0
PW = 2m
B
PER = 4m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m

+
_

+
_

V1

C1
10p

Mbreakn

Out

M18

Neg_A

Mbreakp

VCC

V2
B

VCC

M17

MbreaknD

VCC

M16

M14

VCC

M15

MbreakpD

Neg_B

M10

Mbreakn
V

MbreaknD

M13

Figura 7.62 Circuito de simulacin

1

20V

(A) ANDsim (active)

10V

Compuerta NAND

15V

5V

10V

0V

5V

0V

-5V

-10V

0s

1.0ms
(V)(Out)

V(A)

2.0ms
V(B)

3.0ms

4.0ms

Tiempo

Figura 7.63 Resultados de simulacin. Variable de entrada B en verde, variable de entrada A

(control) en rojo y salida en azul

267

Compuerta XOR
Para la implementacin mediante compuertas de transmisin de la compuerta Exclusiva-OR son necesarios seis transistores en total, como se muestra en la Figura 7.64.
B

M2
A

F
M1
B

M3/M4

B
Figura 7.64 Compuerta XOR con T-Gate

Para comprender el funcionamiento de este circuito solo es necesario analizar el

comportamiento de la compuerta respecto a B. B = 1 , los transistores M 1 y M 2 conforman un inversor y la
compuerta de transmisin se encuentra apagada, as que en la
__
salida se obtiene F = AB .

Cuando B = 0 sucede lo contrario, los transistores M 1 y M 2 se encuentran deshabilitados, por lo__tanto la compuerta de transmisin entra en operacin y en la salida se
presenta F = AB .
__

__

La combinacin de ambos casos lleva a la funcin de una XOR F = AB + AB .

Por otro lado la compuerta XOR se puede construir a partir de un multiplexor simple
de dos entradas y una __salida, como se puede
observar en la Figura 7.65.Las entradas de
__
la compuerta son A y A , mientras que B y B son usadas como las seales de control en
las compuertas de transmisin.
B

TG1

f=A

TG2
B

Figura 7.65 Compuerta XOR construida a partir de un MUX 2:1.

268

Simulacin
En las Figuras 7.66 y 7.67 se presenta la simulacin de una compuerta XOR hecha
con compuertas de transmisin y los resultados obtenidos.
A
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m

+
_

V2

V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m

+
_

MbreakP
+
_

V3

MbreakP

M9

MbreakP

Out

M1

VCC
5

VCC

VCC

V1

VCC

M8
Neg_B
V

C1
V

MbreakN
Neg_B

M6

10p

M3
MbreakN

M5

MbreakN

Neg_B

Figura 7.66 Esquema de la compuerta XOR

20V

(C) 4m (active)

10V

COMPUERTA XOR

15V

5V

10V

0V

5V

-5V

0V

-10V

0s
1

1.0ms
(V)(Out)

V(X)

2.0ms
V(A)

3.0ms

4.0ms

Tiempo

Figura 7.67 Resultado de la simulacin. Variable de control (B) en verde, variable de entrada A en
rojo, salida en azul.

MULTIPLEXOR2:1
La implementacin mediante compuertas de transmisin de un multiplexor 2:1 puede
ser realizada, como se muestra en la Figura 7.68.

269

S
P0

TG1

S
P1

0
1

P0
P1

TG2
S

Figura 7.68 Multiplexor 2:1 implementado a partir de compuertas de transmisin y su respectiva

tabla de operacin.

Las entradas en este caso P0 y P1 , son controladas a partir de la seal S, dependiendo de la seal que se presente en S se selecciona cual de las dos entradas estar
presente en la salida; esto se refleja en la funcin
booleana que define a un multiplexor
__
(en este caso 2:1, dos entradas: 1 salida) f = P0 S + P1S . Cuando S = 0 , la salida es f = P0
mientras que cuando se presenta S = 1 , la salida es f = P1 .

Se encuentran multiplexores de cuatro entradas: una salida (4:1), ocho entradas: una
salida (8:1) y as sucesivamente, todos estos cumplen con el mismo principio; la estructura tendr n nmero de entradas controladas por m nmero de seales de control, de tal
manera que n = 2m ,por lo tanto se pueden emplear cadenas de TG para crear multiplexores de diferentes tamaos. En la figura 69 se muestra como se construye un multiplexor
4:1 a partir de compuertas de transmisin.La funcin booleana que describe a un multi__ __
__
__
plexor 4:1 es: f = P S S + P S S + P S S + P (S S )
0

S1

S1

S0

S0

P0

P1
f
P2

P3

Figura 7.69 Multiplexor 4:1

270

Simulacin
En las Figuras 7.70 y 7.71 se muestra la simulacin del multiplexor 4:1 hecho con
compuertas de transmisin y sus resultados.

VCC

VCC

S0
V6
V1 = 0
+
V2 = 5
_
TD = 0
TR = 10p
TF = 10p
0
PW = 2m
PER = 4m

S1
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m

+
_

MbreakP

MbreakP

V5
S1

S0

M27

M31
M30

M26

MbreakN

MbreakN

0
VCC
5

+
_

V4

VCC

VCC
VCC

MbreakP

MbreakP

P0

M29
M28

M13
M12

MbreakN

MbreakN

VCC

VCC

MbreakP

P1

MbreakP

M15
M14

M25
M24

MbreakN

V C2

MbreakN

10p

VCC
VCC

MbreakP

P2

VCC
MbreakP

M17
M16

M23
M22

MbreakN

MbreakN

VCC
P3

MbreakP

VCC
MbreakP

M19
M18

M21
M20

MbreakN

MbreakN

Figura 7.70 Esquema de un Multiplexor 4:1

271

20V

(A) DF (active)

10V

Multiplexor 4:1

15V

5V

10V

0V

-5V

5V

P1

P0

0V

-10V

0s

P2

1.0ms
(V)(M29:s)

V(S1)

2.0ms

P3

3.0ms

4.0ms

Tiempo

V(S0)

Figura 7.71 Resultado de la simulacin. Variables de control (S0 y S1) en rojo y verde respectivamente,
salida en azul.

Sumador (FULL ADDER)

A partir de compuertas de transmisin es posible construir un sumador, para esto es
necesario emplear cuatro compuertas de transmisin, dos inversores y dos compuertas
XOR (tambin implementadas con compuertas de transmisin); en total se emplean 24
transistores (Figura 7.72).

SUM
C

B
CARRY

Figura 7.72 Esquema de un sumador

272

Considerando dos bits y un carry de entrada el modulo delsumador producir una

salida de suma de 1 bit y un carry de salida:

S n = A B C

C n +1 = AB + C ( A B )

Para crear la salida S n del sumador se implementa la funcin usando 2 operaciones

XOR expresadas como:

S n = an bn c n

_____________

S n = (an bn ) c n + an bn c n

Mientras que el carry de salida es implementado mediante la funcin:

_____________
c n +1 = (an bn ) c n + an bn an

Las funciones A B y su complemento son generadas en el circuito de la izquierda

de la Figura 7.73.

Un aspecto importante de este sumador es la capacidad para entregar las dos salidas
aproximadamente al mismo tiempo. Esto se debe al hecho de que los tiempos de propagacin de entrada a salida son simtricos en los dos caminos.
bn

an

bn

Mp1

an

sn
Mn1

cn

bn
Mp2
an

an

an
bn
cn + J

Mn2

bn

Figura 7.73 Sumador

273

Simulacin
En las Figuras 7.74 y 7.75 se muestra la simulacin de un sumador hecho con compuertas XOR y compuertas de transmisin y sus resultados.
2M
1
D V2
1
V

4M
1
D V6
1
V8 V

+
_

VCC

V1

Mbreakp

5M
3
V5
4M
3
V7

VCC
2

VCC

VCC
3

Mbreakn
M35

1
1

M14
VCC

M29
Mbreakp

M15

Mbreakp

6M

V4

M31
Mbreakp
Neg_C

VCC

6M V9
3

M23

VCC

M24

Mbreakp

Neg_C

M16

Mbreakn

2
0

V12

Mbreakn

M18

C2
10p

VCC
0

Mbreakn

Mbreakn
M33

Mbreakp

Neg_B
0

VCC

C1

M19
VCC

M29
Mbreakp

M20

Mbreakp
A

Mbreakn

M25

VCC
M26

M21

Mbreakn

M24

0
VCC
0

Mbreakn

Mbreakn

C3
10p

Mbreakp

Figura 7.74 Esquema del sumador

20V
1

(A) simandder (active)

10V

Full Adder

15V

5V
0+0+0

10V

0V

5V

-5V

Suma= 0 Carry=0

0V

-10V

0s
1

0+1+0

1+1+0

1+1+1

Suma= 1 Carry=0

Suma= 0 Carry=1

Suma= 1 Carry=1

2.0ms
V(out)

V(C1)

V(A)

4.0ms
V(B)

V(C)

6.0ms

8.0ms

Tiempo

Figura 7.75 Resultado de la simulacin. Variable de entrada An en Verde, variable de entrada Bn en rojo,
variable de carry de entrada en azul claro, salida en azul y carry de salida en amarillo

274

CAPULO

Lgica Secuencial en
CMOS

Introduccin

ara saber que es lgica secuencial hay que tener claro el concepto de lgica
combinatoria. En esta lgica La lgica la salida depende exclusivamente de
la(s) entrada(s) actual(es) que tenga el sistema, mientras que en la lgica secuencial depende adems de la secuencia pasada de entradas.

El uso de tablas de verdad es un buen mecanismo para la lgica combinatoria, pero

para la lgica secuencial seria demasiado engorroso saber el estado actual, ya que como
se coment antes, la salida queda en funcin de la secuencia de entradas que le hallan
entrado al sistema hasta el momento.
Por esta razn se maneja el concepto de estado actual, estado siguiente y variables
de estado. Ya que conociendo las variables de estado se sabe el estado actual y se puede predecir el estado siguiente.
La esencia de los circuitos secuenciales se basa en los procesos de realimentacin
positiva. La retroalimentacin puede venir dada por el tiempo de propagacin de las compuertas que forman la parte combinatoria o de las celdas secuenciales bsicas con una
sola variable de salida.
En la lgica secuencial a diferencia de la lgica combinatoria se hace uso de un
elemento bsico llamado flip-flop. El flip-flop es un elemento de memoria que almacena
un bit de informacin.
Los circuitos lgicos secuenciales se dividen bsicamente en dos grupos: Los circuitos asincrnicos y los circuitos sincrnicos. Los primeros pueden cambiar los estados
de sus salidas como resultado del cambio de los estados de las entradas, mientras que
los circuitos sincrnicos pueden cambiar el estado de sus salidas en instantes de tiempo
discretos bajo el control de una seal de reloj.
El trmino secuencial se debe a esta dependencia con la secuencia de valores de
entrada en lugar de depender de solo del valor de entrada actual.

279

Principio de funcionamiento

Circuito de Lgica Secuencial

Entrada

Lgica
Combinatoria
Compuesta por
compuertas AND, OR y
NOT convencionales

Memoria

Mantiene el estado anterior de la

variable de salida y lo usa para generar el siguiente estado.

Figura 8.1 Circuito secuencial

La Figura 8.1 da una idea de lo que es el circuito secuencial: agregar memoria a un

circuito meramente combinacional. La salida de la lgica combinacional es guardada en un
circuito de memoria, y es conocida como el estado interno del circuito. El circuito en un siguiente estado, combina la entrada actual con la salida del estado anterior para producir una
nueva salida. Para definir que es un estado, el circuito posee una seal de reloj que sincroniza el paso de un estado a otro. Un contador es un buen ejemplo de una mquina secuencial,
dado que debe guardar el estado actual para ser actualizado en el siguiente conteo.
La caracterstica esencial de la lgica secuencial es la memoria y en un sistema binario, la unidad mnima de informacin debe ser el BIT, que es el almacenamiento de la
informacin que presenta dos estados nicamente.
Para guardar ese tipo de informacin, los biestables son los elementos idneos ya
que presentan dos estados en los cuales el sistema permanecer en equilibrio indefinidamente, mientras no haya perturbacin externa.
Un sistema mecnico biestable es el mostrado en la Figura 8.2. En ste se pueden almacenar dos estados de informacin simplemente colocando la pelota en uno de los dos
niveles de estabilidad. Adicionalmente, existe un punto en medio desde el cual el sistema
retornar al equilibrio con la ayuda de una mnima cantidad de energa.

280

Figura 8.2 Ejemplo de sistema mecnico Biestable.

X

Elementos de Memoria (Candados) y Flip-Flops

ay dos formas de dar memoria a un circuito digital, una se basa en la aplicacin

de realimentacin positiva (circuitos secuenciales estticos) y la otra en el almacenamiento de carga en un condensador (circuitos secuenciales dinmicos).

El candado (latch)
Dos inversores acoplados en cruz como en la Figura 8.3(a) constituyen el elemento bsico de memoria conocido como candado. El acoplamiento en cruz de los inversores forma
un lazo de realimentacin positiva. Si se rompe la realimentacin y se aplica un voltaje v w
(Figura 8.3(b)) se obliga al circuito a funcionar en el punto C de la grafica de la Figura 8.3(c),
donde v w es alto, v x es bajo, v y es bajo y v z es alto. Lo inverso se cumple para el punto A.
Vz

VOH
W

G1

G1

X
Vw

Punto
inestable

Vx

+
_

Punto
estable
Vw = Vz

B
Vz

G2

Z
Vy

(a)

G2

Vz

VOL
0

(b)

Vw

Punto
-estable
(c)

Vw

Figura 8.3 a) Candado bsico, b) El candado con lazo de realimentacin abierto, y c) Determinacin del
punto de operacin del candado1
1 Circuitos Microelectrnicos, Sedra Smith

281

Latch tipo D con compuertas de transmisin

Las compuertas de transmisin pueden ser usadas como simples interruptores
para crear circuitos que tienen al menos dos estados de operacin, como el caso de
los latch y los flip-flops.
Por ejemplo para el caso de un registro tipo D: en el estado Load, el valor de un bit
D es usado como entrada del circuito y en el estado Hold la entrada se desconecta del
circuito y el valor del estado anterior se conserva.
Con excepcin de las celdas de memoria, los latch tipo D son el circuito ms comn presente en cualquier chip. Estos latch son esenciales para la sincronizacin y la
respuesta con sistemas de reloj. En la Figura 8.68 se muestra un latch tipo D a base de
compuertas de transmisin, cuya operacin es controlada por las seales LD.
C

LD
D

TG1

LD

LD

C
TG2

LD

Figura 8.4 Latch D a base de compuertas de Transmisin

Para un valor de LD = 1 se activa TG1, el cual permite que

la seal de en__ se cargue
__
trada D y por el contrario TG2 se abre dejando en la salida Q el valor D y en Q el valor
D. Por otro lado, cuando LD = 0 se activa TG2 y se desactiva TG1 aislando el circuito de
la entrada D, con TG2 activo se permite una retroalimentacin de
la salida y por lo tanto
__
el valor de Q ser la entrada del inversor que tiene como salida Q , por lo tanto cualquier
cambio en la entrada no afectara la salida hasta el momento en que LD = 1 . Los circuitos
equivalentes se observan en la Figura 8.69.
0
TG1

1
TG2

OFF

Q
0

ON

TG2

Figura 8.5 Circuito equivalente del latch D. A la derecha con LD=1 y a la izquierda con LD=0

282

TG1
0

OFF

1
ON

Simulacin
En las Figuras 8.70 y 8.71 se presenta la simulacin de un registro LATCH tipo D hecho con compuertas de transmisin y los resultados obtenidos.
VCC

Neg _LD
Mbreakp

LD

V3
V1 = 0
+
V2 = 5
_
TD = 0
TR = 10p
TF = 10p
0
PW = 2m
D
PER = 4m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m

+
_

MbreakpD

M14

VCC
5

+
_

V1

M15

M2
M1

VCC

MbreakpD
0

LD

M6

LD
VCC
0

C1
10p

MbreaknD

Mbreakn

V2

Neg _Q

VCC

M4

Mbreakp

MbreakPD

M16
M3

LD

Neg_LD

M17

M5

C2
10p

Mbreakn
MbreakND

MbreaknD

VCC

Neg _LD
0

Figura 8.6 Circuito de Simulacin

1

20V

(G) Latch_sim (active)

10V

LATCH D

15V

5V

10V

0V

5V

-5V

0V

-10V

2.0ms

0s
1

(V)(NEg_O)

V(O)

4.0ms
V(D)

V(LD)

6.0ms

8.0ms

Tiempo

Figura 8.7 Resultados de Simulacin. Variable de entrada D en verde, variable de entrada LD en rojo,
salida Q en azul y salida Q en amarillo.

283

Configuraciones de latch tipo D

Latch tipo D con realimentacin triestado y compuerta de transmisin. Es esttico,
entre los contras est el riesgo de colisin de seales por causa de glitches.
Q
X
D

Latch tipo D con realimentacin triestado y compuerta de transmisin con buffer

a la entrada.
D

El latch tipo D con realimentacin triestado y compuerta de trasmisin con buffer

a la salida. Sin riesgo de colisin.
X

El latch tipo D tipo Datapath con realimentacin triestado y compuerta de trasmisin

con buffer a la salida. Veloz.
Q
X
D

284

El flip-flop SR (Establecer/Restablecer)
Se forma al acoplar en cruz dos compuertas NOR dejando la segunda entrada de
cada una para realizar el disparo del flip-flop como se ve en la Figura 8.8. Las salidas son
complementarias y guardan la informacin de un bit siempre que las entradas estn en
cero. Adems, Q responde con un estado lgico de uno cuando la entrada S (set) est en
uno, y con un cero si R (reset) se pone en uno. Por principio nunca se deben presentar
estados lgicos de uno a la vez en ambas entradas.
R

G1

G2

0
0
1
1

0
1
0
1

Qn
1
0
No Usada

(a) 8.8 Flip-flop SR y su tabla de verdad

(b) 2
Figura

VDD
Q2

Q4
Q

Q
Q6
S

Q3

Q5

Q8
Q7

Figura 8.9 Flip-flop SR con CMOS3

Su funcionamiento es igual
con excepcin de la adicin de pulsos de sincrona . Si
__
en estado de reset (Q = 0 , Q = 1 , v Q = 0 ) queremos establecer un 1 lgico en Q , debemos arreglar para que un voltaje V DD aparezca en S mientras R esta en bajo. Cuando el
pulso de reloj pase a alto tanto Q5 como Q 6 conducen, haciendo subir el voltaje v Q por la
conduccin del transistor Q 4 . La seal en S debe permanecer el tiempo suficiente para
que se presente la conmutacin. Este anlisis aplica tambin en el caso del reset.
2 Circuitos Microelectrnicos, Sedra Smith
3 Circuitos Microelectrnicos, Sedra Smith

285

Circuitos flip-flop D
Muchos circuitos CMOS usan una seal de reloj para su funcionamiento. El reloj
provee una forma simple de sincronizacin en redes digitales. Las compuertas de transmisin pueden ser encendidas o apagadas mediante un par complementario los cuales
se pueden acomodar de una manera tal que la seal de reloj provea la sincronizacin del
flujo de datos. Por ende, las compuertas de transmisin son un elemento importante en
la implementacin de flip-flops. En la Figura 8.10 se tiene un flip-flop tipo D (DFF) que se
dispara con un flanco positivo de reloj, el diseo se implementa mediante dos latch de
activacin opuesta en cascada.

TG1

TG3

DFF
D

TG2

TG4

Master

Slave

Figura 8.10 Flip-Flop tipo D implementado con compuertas de transmisin.

El DFF es un arreglo maestro-esclavo, los cuales son dos latch idnticos con activaciones complementarias y a base de la seal de reloj ( ). Cuando el reloj est en estado
bajo, la compuerta de transmisin
TG1 conduce y TG2 se encuentra abierto lo que pone
__
a la salida del latch maestro en D , en este mismo estado el TG3 se encuentra abierto y
TG4 est en conduccin, conservando el valor de la salida Q. El circuito equivalente se
muestra en la Figura 8.11.
=1

=0

TG1

TG3

=1

=1

=0

TG2

Master

=0

TG4

=0

Slave

=1

Figura 8.11 DFF con el reloj en estado bajo. Carga del latch maestro

Cuando el reloj pasa al estado alto, la compuerta de transmisin TG1 desconecta la

entrada D del circuito, mientras que TG2 conduce para conservar el estado anterior; por
parte del latch esclavo TG3 conduce y TG4 se abre para cargar el nuevo valor de Q con
D. El circuito equivalente se muestra en la Figura 8.12.

286

=0

=1

TG1

TG3

Q
Available

=0

=0

=1

=1
Hold

TG2

Master

TG4

Slave

=1

=0

Figura 8.12 DFF con el reloj en estado alto. Carga del latch esclavo

Cuando vuelve el reloj al estado bajo, ya que el latch esclavo queda desconectado del
maestro, no hay posibilidad de cambio en la salida Q. Ntese entonces, que en el nico
momento que puede haber un cambio en la salida Q es cuando el reloj pasa del estado
bajo al alto, ya que en ambos estados existe una desconexin de la salida o de la entrada.
Esto se observa mejor en el diagrama de tiempo (Figura 8.13).
(t)

load
0

load
2T

Figura 8.13 Diagrama de tiempo para DFF

Para un flip-flop de flanco negativo es necesario intercalar el latch esclavo por el

maestro, del circuito anterior. El DFF puede ser mejorado con la implementacin de un
Enable mediante el esquema de la Figura 8.14.
.LD

.LD

Slave

Master

Figura 8.14 DFF con Enable

287

Simulacin
En las Figuras 8.77 y 8.78 se presenta la simulacin de un Flip-Flop tipo D hecho con
compuertas de transmisin y los resultados obtenidos.
VCC

CLK

V3
V1 = 0
+
V2 = 5
_
TD = 0
TR = 10p
TF = 10p
0
PW = 2m
CLK
PER = 4m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m

+
_

M14

VCC

V1

5+

M15

MbreakpD

Mbreakp

Mbreakp

VCC

Neg _CLK

MbreakpD

M2

M18

VCC

M19

M1

M7

MbreakpD

Neg_CLK

VCC
MbreakPD

M16

M3

CLK

M17

Neg_CLK

M5

M11

Mbreakp

MbreaknD

VCC

M12

CLK

M4

Mbreakp

MbreakpD
0

CLK

M6

Neg_CLK

C4
10p

VCC

MbreaknD

Mbreakn

V2

VCC

MbreaknD

Mbreakn
0

M8
VCC

M20

M21

Mbreakn

MbreaknD

VCC
0

Mbreakn
CLK

MbreakND

Neg _CLK
0

Figura 8.15 Circuito de simulacin

1

20V

(G) Latch_sim (active)

10V

LATCH D

15V

5V

10V

0V

5V

-5V

0V

-10V

2ms

0s
1

(V)(O)

V(D)

4ms
V(CLK)

6ms

8ms

10ms

Tiempo

Figura 8.16 Resultados de simulacin. Variable de entrada D en verde, Reloj en rojo y salida Q en azul.

Se recomienda al lector mirar el siguiente link:

http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05-switched/40-cmos/dff.html

288

Latch con nFETS

Los mismos circuitos en los que se emplean compuertas de transmisin, pueden ser
construidos usando solamente nFETs en vez de las compuertas de transmisin. Un latch
bsico es mostrado en la Figura 8.17, donde el transistor ____
de entrada M1 es controlado
LD
por la seal de carga
mientras M2 es controlado por LD y es usado por el ciclo de
realimentacin en el latch inversor. La operacin del circuito es idntica a la basada en
compuertas de transmisin equivalente y se sumariza en la Figura 8.18. Cuando LD = 1 ,
se permite cargar el bit de entrada en el circuito. Un valor de LD igual a cero bloquea el
camino de la entrada y simultneamente cierra el ciclo de realimentacin.
LD

M1

M2

LD

Figura 8.17 Latch basado en nFETs.

LD=1
D

M1

M2

LD =0
(a) Load

LD =0
D

M1

M2

LD=1
(b) Hold

Figura 8.18 Operacin del latch compuesto por nFETs.

289

Aunque este circuito es ms simple que el de TG equivalente, ya que usa dos transistores menos, al igual que elimina el cableado adicional, se debe ser cuidadoso con el
diseo del circuito, pues los nFETs solamente pasan un rango limitado de voltajes. En
particular, se recalca que si se aplica V DD al gate del nFET, se permite que pasen los voltajes en el rango [0,V mx ] donde V mx =V DD VTn . Este recorte puede afectar la operacin
del circuito. Considere el caso expuesto en la Figura 8.19 donde se trata de transmitir un
voltaje V D a travs de M 1 . Si V D es igual a 0 no se presentan problemas. Sin embargo,
si se tiene un voltaje alto V D =V DD , solamente se transmite V mx , el cual debe ser interpretado como un 1 lgico por el inversor. En estos trminos, se tiene que

V mx >V IH

(1.1)

Donde, V IH es el voltaje alto de entrada. Por tanto, para garantizar que el circuito opere apropiadamente, se debe disear un inversor con el rango apropiado de n / p > 1
. Una forma sencilla de lograr esto es usando transistores de tamao idntico con
(W / L )n = (W / L )p . Otro problema a tener en cuenta, es que los transistores nFET son
intrnsicamente lentos para transmitir voltajes altos.
VX
VDD

VDD
VX = Vin
+
VD
_

M1

1
+

Vin
_

VX
_

2
+
VQ
_

VI

VI<1/2<VDD

0
a) Circuito bsico

VI

1/2 VDD

Vmx

Vin
VDD

b) Curva de trasnferencia de tensin para el primer inversor.

Figura 8.19 Consideraciones para el diseo de circuitos

Circuitos Multivibradores
Un dispositivo que tiene dos estados estables, como es el caso del flip-flop recibe el
nombre de multivibrador biestable. Existen otros dos tipos, el monoestable y el astable.

290

Circuito Monoestable
El monoestable, tiene un estado en el que puede permanecer indefinidamente y otro
casi estable al cual se puede disparar; puede permanecer en un estado casi estable durante un intervalo de tiempo T predeterminado, despus del cual regresa al estado estable y
as genera un pulso de salida de duracin T . De acuerdo con la Figura 8.20, la duracin no
est relacionada con el pulso de disparo y por lo tanto, puede usarse como estandarizador
de pulso. Este multivibrador monoestable tambin se conoce como de un tiro.
Entrada
Entrada

Salida

Monoestable

Salida
T
Figura 8.20 Multivibrador monoestable como bloque funcional

En la Figura 8.21 se ilustra un multivibrador monoestable compuesto por dos compuertas CMOS NOR de dos entradas, un condensador C y un resistor R . La fuente de
entrada V 1 proporciona los disparos para el multivibrador.
+Vdd

+Vdd

V02

G1
V1

V01

+Vdd

V12

G2

Figura 8.21 Monoestable con compuertas CMOS NOR

Comercialmente, las compuestas CMOS tienen a la entrada, un arreglo de diodos,

como el de la Figura 8.22(a), que evitan que la seal de entrada se eleve ms arriba de V dd
o caiga ms abajo de tierra. Estos diodos tienen un efecto importante en el funcionamiento
del circuito, en especial en el caso de la compuesta G 2 , donde los diodos aparecen conectados en paralelo como aparece en la Figura 8.22(b). Mientras que los diodos proporcionan
una baja resistencia a la fuente de alimentacin para tensiones que exceden los lmites de
alimentacin, la corriente de entrada para tenciones intermedias es esencialmente cero.

291

+Vdd

+Vdd

D1'

D1''

D1

D2'

D2''

D2

(a)

(b)

Figura 8.22 (a) Diodos de entrada de compuerta CMOS de dos entradas; (b) Circuito equivalente cuando
las dos entradas se unen

El circuito de la Figura 8.23 simplifica un poco ms las cosas. Cuando la salida de la

compuerta es baja, sus caractersticas se pueden representar como una resistencia Ron
a tierra, que es normalmente de cientos de Ohms (Figura 8.23(a)). En este estado se dice
que la compuerta disipa corriente porque circula corriente del circuito externo hacia el
terminal de la salida de la compuerta. Del mismo modo, el circuito equivalente de salida
(Figura 8.23(b)) aplica cuando la salida de la compuerta es alta; puede circular corriente
de V dd por el terminal de salida de la compuerta hacia el circuito externo; se dice que la
compuerta genera corriente.

Salida

+Vdd

Ron

Ron

Salida

(a)

(b)

Figura 8.23 Circuito equivalente de salida de una compuerta CMOS: (a) cuando la salida es baja y (b)
cuando la salida es alta

Cmo opera este circuito monoestable? Los diagramas de sincrona de la Figura

8.24 lo explican mejor. La Figura 8.24(a) muestra un pulso corto de disparo. Si pasamos
por alto los tiempos de propagacin de G1 a G2 , se puede establecer un lmite inferior en
el ancho del pulso , > t p1 + t p2

292

Si consideramos el estado estable, es decir, antes de aplicar el disparo, la salida G1

es alta en Vdd , el condensador est descargado y la tensin de entrada a G2 es alto en
Vdd . La salida de G2 es baja y se realimenta a G1 ; como V1 es bajo, la salida de G2 es
alta como se supuso.

Lo que sucede cuando se aplica el pulso de disparo es que la tensin de salida de

G1 ser baja, pero, debido a que G1 estar disparando un poco de corriente y a su resis V1 ; la cada
tencia de salida R on , su salida no llegar hasta 0V sino que cae a un valor
V1 se acopla por medio de C (transitorio) a la entrada de G2 . Durante el transitorio habr
una corriente que circula de Vdd , pasa por R y C y entra en la terminal de salida de G1
V1 :
a tierra, con lo que se forma un divisor de voltaje con y R on , del cual se determina
V 1 =V dd

R
R + Ron

(1.2)

La cada de tensin en la entrada de G2 hace que su salida sea alta. Esta seal mantiene baja la salida de G1 incluso despus que el pulso de disparo haya desaparecido. El
circuito est ahora en estado casi estable.
En este estado, la corriente que pasa por C , R y R on hace que C se cargue, y la tensin V12 se eleva exponencialmente hacia Vdd con una constante de tiempo C(R + R on ) ,
como se indica en la Figura 8.24(c). Esta tensin continuar subiendo hasta que alcance
el valor Vth del inversor G2. En ese momento G2 conmuta y su salida V02 pasa a 0V, lo
que a su vez hace que G1 conmute. La salida de G1 tratar de elevarse hasta Vdd , pero
su elevacin estar limitada a una cantidad V2 . Esta elevacin en V01 se igualar finalmente por medio de C a la entrada de G2 , que se elevar una cantidad igual V2 . Debido
al diodo D1 , la tensin V12 se puede elevar slo a Vdd + VD1 . Entonces de la Figura 8.24(c)
se tiene:
V 2 =V dd +V D 1 Vth

(1.3)

D1 es el que elimina el tamao del incremento V 2 . Como ahora V12 es ms alto

que Vdd , circular corriente de la salida de G1 , pasa por C y despus por el paralelo de
R y D1 , que descarga a C hasta que V12 caiga a Vdd y V01 se eleve a Vdd . Este circuito
est descrito en la Figura 8.25, donde observamos que la cada es un proceso no lineal.
El circuito monoestable no debe ser disparado hasta que se descargue el condensador,
porque de otra forma la salida no ser el pulso estndar. El intervalo de descarga del condensador se conoce como tiempo de recuperacin. Con lo anterior, el intervalo T estar
dado por la expresin:

Vdd
R

R + Ron V dd Vth

T = C ( R + Ron ) lnln

(1.4)

293

1
(a)

01
Constante de tiempo= C(R+Ron)

VDD
V1

(b)

V2
0

/2
(c)

(VDD+VD1)
V2

VDD

To VDD
Vth
Constante de tiempo= C(R+Ron)

V1
0

o2
(d)

VDD

Figura 8.24 Diagrama de sincronizacin para el circuito monoestable de la Figura 8.214

+Vdd

+Vdd

Ron

D1

C
V01

VI1

Figura 8.25 Circuito que aplica durante la descarga de C.

4 Circuitos Microelectrnicos, Sedra Smith

294

Circuito Astable
No tiene estados estables, sino dos estados casi estables y permanece en cada uno
durante intervalos predeterminados T1 y T2 . Entonces, despus de T1 en uno de los
estados casi estables, conmuta al otro y permanece ah T2 , despus de lo cual regresa
al estado inicial y as sucesivamente. Por esto, este multivibrador oscila con un perodo
T = T1 + T2 y se puede usar para generar pulsos de sincrona.
En la Figura 8.26 aparece un circuito popular astable compuesto de dos compuertas
NOR CMOS, conectadas a un inversor, un resistor y un condensador. Para simplificar las
cosas, la resistencia de la salida de la compuerta CMOS se pasar por alto y los diodos fijadores de nivel se asumirn como ideales. Con estas suposiciones se obtienen las formas de
onda de la Figura 8.27. Es frecuente que los circuitos prcticos utilicen una gran resistencia
en serie con la entrada de G1. Esto limita el efecto de la conduccin del diodo y permite que
Vl1 se eleve a una tensin mayor que Vdd , y del mismo modo, se caiga por debajo de cero.
+Vdd

+Vdd

V01

V02

G1

G2

VI1

Figura 8.26 Circuito multivibrador astable.

295

02
VDD
(a)

01

VDD
(b)
0

1I

Constante de tiempo= CR

VDD
(c)

A VDD

Vth

A0
0

Figura 8.27 Formas de onda del multivibrador astable5

Para este caso, T estar dado por:

V
V dd
T = CR lnln dd

Vth V dd Vth

(1.5)

Circuito Oscilador en Anillo

Este oscilador se forma con un nmero impar de negadores en un lazo. Por lo general
se usan cinco inversores, pero en este caso slo trabajamos con tres. En la Figura 8.28
se muestra el circuito, y en la Figura 8.29 las formas de onda idealizadas en el sentido de
que tienen tiempos de elevacin y cadas iguales a cero.
5 Circuitos Microelectrnicos, Sedra Smith

296

1
G1
V1

3
G2

V2

4
G3

V3

V1

Figura 8.28 Oscilador en anillo

3
Tiempo
Todos los tiempos

tp

Figura 8.29 Forma de onda resultante

Un borde de la elevacin del nodo 1 se prolonga por las compuertas 1, 2 y 3 para

regresar invertido despus de un tiempo de propagacin de 3t p . Este borde de la cada
se propaga entonces y regresa con la polaridad original (de elevacin) despus de otro
intervalo 3t p . Se deduce que el circuito oscila con un perodo de 6t p . En general, el anillo
de N inversores ( N impar) oscilar con un perodo 2Nt p . Este oscilador nos provee
de un medio relativamente sencillo para medir el tiempo de propagacin de un inversor.

Disparador Schmitt CMOS

El disparador Schmitt funciona como un circuito que define flancos como por ejemplo
cuando en la entrada se presenta una seal lenta, el circuito da una salida de flanco, sin
importar lo lenta que sea la seal.
Las caractersticas de transferencia de voltaje presentan histresis es decir que el valor
de disparo para el flanco de subida es diferente al de bajada. Como se ve en la Figura 8.30(a).

297

VOH

Vout

In

VOL

Out

(b) Schematic symbol

VMVM+
(a) Voltage- transfer characteristic

Vin

Figura 8.30 Disparador Schmitt, (a) Caractersticas de transferencia de voltaje y (b) simbolo.

Uno de los principales usos de este circuito es para filtrar seales ruidosas en seales
digitales limpias como seales de rebote, el funcionamiento de este circuito tambin se
basa en la realimentacin positiva de la salida.
La implementacin de un disparado Schmitt en la tecnologa CMOS se basa en las
caractersticas de los transistores NMOS y CMOS como por ejemplo sobre todo la relacin entre las constantes K N / K P . Incrementar esa relacin resulta en una reduccin
en el voltaje de Threshold, lo que resulta en un incremento del voltaje M de la grfica.
Adaptar esa relacin dependiendo de la direccin de la transicin, resulta en una diferenciacin de los voltajes de VM y por consiguiente en la creacin de un efecto de histresis.
Esa adaptacin se logra con ayuda de la realimentacin.
Suponga que el voltaje de entrada es 0 entonces a su vez el voltaje de salida tambin ser 0. El lazo de realimentacin enciende el transistor M 4 y apaga el transistor
M 3 . La seal de entrada efectivamente conecta un inversor de dos consistente en los
dos PMOS como una red de Pull-down y el transistor M 1 es el nico que funciona
como red de Pull-down. Esto modifica la relacin efectiva entre las constantes K del
inversor: KM 1 /(KM 4 + KM 2) , lo cual mueve el valor de Vth hacia arriba.
VDD

M2

M4
X

Vin

M1

Vout

M3

Figura 8.31 Disparador Schmitt con CMOS

298

Una vez el inversor cambia, el lazo de realimentacin apaga M 4 y el transistor NMOS

M 3 se activa. Este voltaje ayuda a la transicin y produce una seal limpia con flancos
definidos. Un comportamiento similar se puede ver en la transicin de bajo a alto.

2.5

2.5

2.0

2.0
VM+

1.5

Vx(V)

Vx(V)

En la Figura 8.32 se observa claramente el efecto de cambiar la relacin del PMOS

M 4 , el ancho W = K * 0.5 m

VM-

1.0

1.5
1.0

k=3

k=1
0.5
0.0

0.5
0.0

0.5

1.0

1.5

2.0

2.5

0.0

k=4

k=2
0.0

0.5

Vin(V)

1.0

1.5

2.0

2.5

Vin(V)

Figura 8.32 Caractersticas de transferencia de voltaje al cambiar K

Registros de un solo pulso

Hasta ahora solo se ha usado la topologa maestro esclavo para construir Flip-Flop.
Otro tipo de FF funciona a base de la creacin de pulsos que activan las seales de reloj
en los latches. Por supuesto esto se puede hacer con el uso de los monoestables descritos anteriormente. En ese caso la seal muestreada en cada elemento de memoria es el
resultado de la medicin durante un corto tiempo y es menos susceptible al ruido.
VDD

VDD

M3

M6
Q

CLKG

M2

CLKG

VDD

CLK

CLKG

MP X

M5
MN

M1

M4

(b) glitch generation

(a) register
CLK
CLKG
(c) glitch clock

Figura 8.33 Registro de pulso - Monoestable.

299

En la Figura 8.33 se ve un monoestable algo distinto en el cual se produce un glitch

en cada flanco de subida. Cuando CLK = 0 el nodo X es cargado al valor de V DD y el
transistor Mn permanecer apagado. En el flanco de subida existe un corto periodo en
el cual ambas entradas de la compuerta AND estn activas causando que la salida CLKG
vaya a un valor lgico alto, lo que a su vez activa MN y pone el nodo X en un valor de
0 lgico. Esto hace que de nuevo la seal a la entrada de la compuerta AND sea diferente
de 1 1, lo que hace que la salida se apague de nuevo.
En esta configuracin existe un retardo entre el flanco de subida que dispara el circuito y su salida. El retardo es igual a la suma de los retardos de la compuerta AND y
de las dos compuertas negadoras. Si todos los registros en el circuito poseen el mismo
mecanismo monoestable, ese retardo no tiene importancia.
Si el tiempo de set-up y el tiempo de muestreo se toman referidos al momento en que
se produce el glitch, entonces el primero es igual a 0 y el segundo es igual al largo del
pulso y al tiempo de retardo que es igual a un retardo de dos compuertas. La ventaja de
este tipo de circuito es la reduccin en la carga al reloj y la reduccin en el nmero de
transistores. La desventaja es un aumento en la complejidad de los circuitos de verificacin. Estas desventajas hacen que sean poco usados en circuitos, aunque ltimamente
se usaron en integrados de alta velocidad.
Otra topologa usada de registro de pulso se emplea en el procesador K6 de AMD.
En esta topologa cuando el reloj esta en un valor bajo M 3 y M 6 estn apagados y el
transistor P1 estar encendido. El nodo X estar precargado al valor de V DD y el nodo
de salida Q estar desacoplado de ese nodo X y mantiene el valor de un estado anterior.
CLKDN es una versin negada y con retraso de la seal CLK . En el flanco de subida
del reloj M 3 y M 6 se encienden mientras que los transistores M 4 y M 1 permanecen
encendidos por un corto periodo de tiempo, determinado por el retraso de los tres inversores. Durante este corto intervalo el circuito es transparente y la seal de D es muestreada por el latch.
Una vez la seal de CLKDN cae a cero el nodo X es desacoplado de la entrada D y es
cargado a un valor de V DD por el transistor P 2 . En el ciclo de bajada del reloj el nodo X es
mantenido a V DD y la salida es mantenida estable por los negadores realimentados de la salida.
VDD

VDD

CLK

P1

P3

M6

M3

M2

P2
VDD

M1

CLKD

M5
M4

Figura 8.34 Registro de pulso empleado en el procesador K6 de AMD

300

3.0
2.5
D

2.0

Volts

1.5
1.0
CLK

0.5

CLKD

0.0
-0.5

0.0

0.2

0.4
06
time (nsec)

0.8

1.0

Figura 8.35 Diagrama de tiempos del registro de pulso de la Figura 8.34.

En el diagrama de tiempos de la Figura 8.35 se observa que el registro es transparente cuando las seales de CLK y CLKDN se traslapan. Esto resulta en que la entrada
puede cambiar despus del flanco de subida del reloj, resultando en un tiempo negativo
de set-up. La entrada D cambia a bajo, despus del flanco de subida del reloj y sube a 1
despus de un flanco de bajado de CLKDN (esto es debido al periodo de transferencia).
Observe que la salida sigue la entrada.

El valor de Q va a un valor correcto de V DD mientras la entrada D permanece correctamente en el valor un tiempo despus del flanco de bajada de CLKDN . Cuando el tiempo
de set-up negativo es explotado no hay garanta que exista un comportamiento monotonico
a la salida. Esto significa que la salida puede tener varios valores de transicin alrededor
del flanco y entonces el registro de salida no puede usarse para sincronizar otros registros.

Memorias de Semiconductor:
Tipos y Arquitecturas
Una memoria de computadora se divide en memoria de almacenamiento masivo y Memoria principal. Esta ltima suele ser ms rpidamente accesible y aquella de la cual se
ejecutan la mayor parte de las instrucciones, en general es de acceso aleatorio. La estructura regular de circuitos de memoria los ha hecho una aplicacin ideal para el diseo de CI
a escala muy grande (VLSI).

301

Memorias RAM
Las memorias ocupan un alto volumen del mercado de circuitos integrados. En una RAM
no hay desplazamiento de registros para la captura de bits. Los ingenieros muchas veces
las utilizan para verificar las tecnologas emergentes dado que son relativamente fciles de
probar y de analizar las fallas. La arquitectura de una memoria de material semiconductor
esttica o dinmica se muestra en la Figura 8.36. Estn compuestas por tres bloques principales: celdas matriciales de memoria, los decodificadores y el circuito de entrada-salida.
Las memorias pueden tener acceso a un solo bit o a la palabra completa (8, 16, 32 o 64 bits)
guardada en la memoria. De cualquier modo, el arreglo matricial de memoria est organizado
en filas y columnas, con los bits localizados en la interseccin entre ellas.
Las memorias estticas y dinmicas tienen distintos diseos de celda, las dinmicas guardan la informacin en un capacitor, reteniendo los datos por un tiempo limitado,
despus del cual la informacin es perdida. Sin embargo, esta puede ser retenida si se
adiciona circuitera externa.
Las memorias estticas guardan la informacin en estructuras realimentadas (dos pares de inversores cruzados). Son ms rpidas que las memorias dinmicas dado que las
estticas no tienen periodos de latencia, mientras que el costo por bit en las memorias dinmicas es ms barato debido a que el nmero de transistores requerido por celda es menor.
2n

Col k
Bit
cell

Row i

Data in
Data out

2m

l/O
m

Figura 8.36 Arquitectura general de una memoria de material semiconductor

Memorias Estticas (SRAMS)

Estas memorias utilizan dos inversores en una configuracin biestable realimentada.
Esta operacin es ilustrada cuando se grafican los voltajes de salida versus los de entrada en los mismos ejes para los dos inversores tal como se ilustra en la Figura 8.37.
Los estados estables del circuito son aquellos que corresponden a la interseccin donde
V i = 0 y V i =V DD , mientras que la interseccin donde V i =V 0 no es un estado estable (llamado estado metaestable). En consecuencia, este sistema recibe su nombre dado que
solamente dos estados son estables.

302

1.8
1
1.5
1.2

l1

Vi

Vo

2
0.9
0.6

0.3
l2
0

0.3

0.6

0.9

1.2

Vm

(a)

1.5

1.8

(b)

Figura 8.37 Configuracin biestable para una SRAM.

El circuito de inversor realimentado mantiene su estado tanto tiempo como la alimentacin sea mantenida.
Cualquier perturbacin de voltaje o posible corriente de fuga tendiendo a producir
una interrupcin en un nodo de la celda, ser compensada por la salida del inversor
conectado a dicho nodo.
La arquitectura de seis transistores para una memoria CMOS esttica se muestra en la
Figura 8.38. Todas las celdas de transistores y sus interconexiones han sido minimizadas
en tamao para mantener el arreglo tan pequeo como sea posible. La lnea de la palabra
controla el acceso a los transistores, conectando los nodos de la celda a las lneas de bit.
Cuando la lnea de la palabra est en alto,
todas la celdas en esa fila que estn conectadas
_____
a sus correspondientes lneas bit y bit pueden ser accesadas para lectura o escritura.

El tiempo de acceso de_____lectura-escritura a la memoria es reducido gracias a la precarga de las lneas bit y bit , forzando a las lneas a tener el mismo voltaje antes que
cualquier otra operacin se lleve a cabo. La seal de precarga, que aparece en la parte
superior de la Figura 8.38, enciende todos los tres transistores p forzando un valor de V DD
en las dos lneas bit . La precarga evita el gran tiempo que se necesita para cargar las
lneas de bit altamente capacitivas cuando las seales cambian de estado bajo a alto.
Precharge

Six
transistor
cell
Word
line

Column
line
(bit)

Column
line
(bit)

Figura 8.38 Arquitectura de seis transistores para una memoria CMOS esttica6
6 SEGURA, Jaume. CMOS Electronics: How it Works, how it Fails. Publicado por Wiley-IEEE, 2004. p. 289-320.

303

Aunque el tamao de estas celdas de memoria es reducido, las palabras que se

deben conducir durante el proceso de lectura a travs de los transistores tienen gran
longitud. Este retraso es mejorado usando circuitos anlogos de tamao reducido, llamados sense amplifiers, que son colocados en cada salida de bit . La Figura 8.39
muestra un tpico sense amplifier en configuracin diferencial usado para el diseo de
memorias CMOS SRAM. Cuando la seal de control CS est en bajo, M 3 est apagado
y la salida del sense amplifier queda flotante, lo cual corresponde a las operaciones de
escritura. Cuando CS est en alto,_____el circuito es activado, por tanto el sense amplifier
el
lee el voltaje de las lneas bit y bit despus de la precarga y rpidamente transfiere_____
valor de la celda al circuito de entrada-salida, incluso antes de que las lneas bit y bit
alcancen voltajes. Si bit y CS estn en alto, entonces M 1 dirige la corriente a travs de
M 4 . Cuando la seal bit esta en bajo y CS en alto, entonces M 2 se prende y la salida
se va a bajo. Los sense amplifiers son usados exclusivamente en la etapa de lectura y
son deshabilitados en otras operaciones.

M4

bit

M5

M1

CS

M2

out
bit

M3

Figura 8.39 Sense amplifier en configuracin diferencial usado en memorias SRAM7

Memorias Dinmicas (DRAMs)

Las memorias dinmicas retienen los datos en tanto la carga sea guardada en un
capacitor. Esto permite el uso de pequeas celdas de memoria, pero dado que la carga
no es mantenida por medio de una estructura realimentada, los valores guardados son
perdidos con el tiempo.
Dos configuraciones de celdas dinmicas son mostradas en la Figura 8.40. Ambas
celdas usan la capacitancia parsita de la compuerta de un transistor MOS para guardar
la carga. La celda de tres transistores (Figura 8.40(a)) tiene lneas separadas para la
lectura y escritura, dando como resultado una operacin ms rpida pero ocupando ms
espacio. Cuando la lnea de seleccin de escritura est en alto, M 1 acta como un transistor de paso, transfiriendo el estado lgico de la lnea de entrada a M 2 y colocando a
M 2 en un estado apagado o en conduccin. La capacitancia de drenador mostrada en
la Figura 8.40(b) se encarga de mantener ese estado. La seal de lectura activa a M 3
y el bit en el drenador de M 2 es transferido a travs de M 3 a la lnea de lectura. Esta
configuracin permite una operacin de lectura no destructiva, es decir, que la celda no
pierde su contenido una vez que la lectura es efectuada.
7 SEGURA, Jaume. CMOS Electronics: How it Works, how it Fails. Publicado por Wiley-IEEE, 2004. p. 289-320

304

La celda con un nico transistor (Figura 8.40(b)) es popular dado que tiene la menor
rea de memoria. La carga guardada en el capacitor es perdida durante la operacin de
lectura debido a la carga compartida con la lnea bit de la capacitancia parsita.
Read
select

Bit line
(read/write)

M3

M1

read/write
select

M2

Write
select
Write
line

Read
line
(b)

(a)

Figura 8.40 Celdas DRAM (a) Celda de tres transistores (b) Celda de un transistor

Organizacin de un Chip de Memoria

Los bits de un chip de memoria son individualmente direccionables o direccionables
en grupos de 4 a 16, pero tomaremos el primer caso para nuestro anlisis.
El grueso de la memoria est compuesto por celdas donde se almacenan los bits.
Cada celda de memoria es un circuito electrnico capaz de almacenar un bit. Es deseable organizar las celdas de memoria en un chip en una matriz cuadrada o casi cuadrada
(Figura 8.41). La matriz de celda tiene 2M renglones y 2N columnas. Cada celda de la
distribucin est conectada a una de las 2M filas, conocidas generalmente como filas de
palabras, y a una de las 2N columnas, conocidas como lneas de dgitos o lneas de bits.
Una celda en particular se selecciona para lectura o escritura al activar su lnea de palabra o su lnea de bits.
Circuito de celda de almacenamiento

Lnea de bits

0
Direccin de fila (M bits)

1
A0

Lnea de
palabras

A1

K
AM - 1

Celda de
almacenamiento
2M - 1
0

2N - 1

Amplificadores de salida/ excitadores

Direccin de
columna
(N bits)

AM
AM + 1

Decodificador de columna

AM + N - 1

Datos de entrada/salida

Figura 8.41 Chip de memoria

305

La activacin de una de las lneas de palabra es realizada por el decodificador de fila.

Si la celda de la columna L est guardando un 1, la tensin de la lnea de bit nmero L
se eleva, por ejemplo 0.1 a 0.2V . La razn por la cual la tensin de lectura es pequea
es que la celda es pequea, siendo sta una deliberada decisin de diseo porque hay
un gran nmero de celdas. La pequea seal de lectura se aplica a un amplificador de
salida conectado a la lnea de bit. El decodificador de columna selecciona la seal de
la columna cuya direccin de N bits se aplica a la entrada del decodificador y hace que
la seal aparezca en la lnea de datos de entrada/salida (I/O) del chip. Una operacin de
escritura prosigue de manera semejante.
Debido al aumento de las capacidades de las memorias, actualmente el chip se secciona en varios bloques de memoria, cada uno organizado como se muestra en la Figura 8.41.
Las direcciones de fila y columna se emiten a todos los bloques. La seleccin de bloques se
logra usando un nmero apropiado de los bits de direccin como direccin de bloque. Esta
arquitectura puede ser considerada como de tres dimensiones: filas, columnas y bloques.

Sincronizacin de un Chip de Memoria

El tiempo de acceso de memoria es el tiempo entre la iniciacin de una operacin de
lectura y la aparicin de los datos de salida. El tiempo de ciclo de memoria es el mnimo
permitido entre dos operaciones consecutivas de memoria. Las memorias MOS tienen
tiempos de acceso y ciclo entre unos pocos ns a cientos de ns.

Celda de Memoria Esttica

La Figura 8.42 ilustra una celda tpica de memoria en tecnologa CMOS. El circuito
es un flip-flop que comprende dos inversores acoplados en cruz y dos transistores de
acceso, Q5 y Q6 . Los dos transistores conducen cuando la fila de palabra se selecciona
el flip-flop a la lnea de columna (bit o B ) y lnea
y su tensin se eleva a Vdd , y conectan
___
de columna, bit o B . Las filas B y B se utilizan. Los transistores de acceso comn actan
como compuertas de transmisin
permitiendo que circule corriente bidireccional entre el
___
flip-flop y las lneas B y B .
Lnea de palabras (W)

VDD
Q2
Q5

Q
Q1

Q4
Q

Q6

Q3

Lnea de bits
B

Lnea de bits
B

Figura 8.42 Celda de memoria CMOS SRAM8

8 Circuitos Microelectrnicos, Sedra Smith

306

La operacin
de lectura aparece en la Figura 8.43. Inicialmente v Q = Vdd y v __ = 0 . La
__
Q
lneas B y B suelen ser precargadas a una tensin de alrededor de Vdd / 2 .

La operacin de escritura aparece en la Figura 8.44. Inicialmente, el SRAM tiene

un 1
__
almacenado y se est escribiendo un 0. El circuito en (a) est subiendo el nodo Q hacia
Vdd / 2 mientras que en (b) est bajando el nodo Q hacia Vdd / 2 .

El tiempo de propagacin de escritura tomado por la accin de conmutacin del flipflop, se puede aproximar por el tiempo de propagacin de un inversor. En este tipo de
componentes, el tiempo de propagacin para escritura es mucho menor que para lectura.
C
Esto se debe a que en la operacin de escritura, slo la pequea capacitancia Q tiene
que cargarse (o descargarse), mientras que en la operacin de lectura
tenemos que car__
gar (o descargar) las capacitancias mucho mayores
en las filas B y B . En la operacin de
__
escritura, las capacitancias de las filas B y B se cargan (y descargan) en forma relativamente rpida por el circuito de excitacin. El resultado final es el tiempo de propagacin
de la fila de palabras.
Lnea B

w= VDD

VDD
Lnea B

w= VDD

B
I5

Q5

CB

Q=0

Q4

I1

Q1

Q= VDD

Q6
CB

CB
(a)

(b)

Figura 8.43 Partes relevantes del circuito SRAM durante una operacin de lectura 9
VDD

w= VDD

Q
(0 a VDD / 2)

I5

B = VDD

Q5

Q
IC2
CQ

I1

Q1

(0 a VDD / 2)
Q
(VDD 0

I4

Q
(VDD 0

a VDD / 2)

ICQ

I6

Q6

B= 0

CQ

a VDD / 2)

(a)

w= VDD

(b)

Figura 8.44 Partes relevantes del circuito SRAM durante una operacin de escritura 10
9 Circuitos Microelectrnicos, Sedra Smith
10 Circuitos Microelectrnicos, Sedra Smith

307

Celda de Memoria Dinmica

La celda de la Figura 8.45 se ha convertido en estndar de la industria. Se compone
de un solo MOSFET de canal n, conocido como transistor de acceso, y un condensador
de almacenamiento CS . La celda se conoce apropiadamente como celda de un transistor.
La compuerta est conectada a la fila de palabras y su fuente a la fila de bits. Slo se
utiliza una fila de bits en los DRAM.

BL

Lnea de
palabra

WL
Q

Lnea
de bit

Cs

Figura 8.45 Celda RAM dinmica de un transistor

Cuando la celda est almacenando un 1, el condensador se carga a Vdd Vt ; cuando

se almacena un 0, el condensador se descarga a 0. Debido a los efectos de fuga la celda
debe regenerarse continuamente (cada 5 a 10ms). Al igual que en la SRAM, el decodificador de fila selecciona una fila en particular al elevar la tensin de su fila de palabras.
Esto hace que los transistores de la fila seleccionada sean conductores, conectando as
los condensadores de almacenamiento de todas las celdas de fila seleccionada a sus
respectivas filas de bits.
As, el condensador de la celda CS se conecta en paralelo con el de la fila de bits CB
como se muestra en la Figura 8.46. CS tiene un valor tpico de 30 a 50fF, mientras que CB

es 30 a 50 veces ms grande. Suponiendo que la tensin en el condensador de la celda

es VCS = 0 , cuando est almacenado un 0, podemos escribir:

C SVCS + C B

V
= (C B + C S ) dd + V
2
2

Vdd

Teniendo en cuanta la aproximacin C B C S

V

CS
CB

V dd
VCS
2

Si la celda est almacenando un 1, VCS =V dd Vt

V (1)

308

CS
CB

V dd
Vt

(1.6)

(1.7)

(1.8)

Mientras que si la celda est almacenando un cero, V

V ( 0)

CS
CB

V dd

CS

=0

(1.9)

Vemos que un 1 almacenado en la celda resulta en un pequeo incremento positivo

en el voltaje de fila de bit, mientras que un 0 almacenado resulta en un pequeo incremento negativo. Obsrvese que el proceso de lectura es destructivo porque la tensin
resultante en CS ya no ser 0.

Cs

CB

Figura 8.46 Circuito equivalente cuando la lnea de palabra se eleva

La operacin de escritura prosigue de manera semejante a la de lectura, excepto que

el bit de datos por escribirse, que se imprime en la fila de datos de entrada, es aplicado
por el decodificador de columna a la fila de bits seleccionada.
An cuando las operaciones de lectura y escritura resultan en la regeneracin automtica de todas las celdas de la fila seleccionada, deben tomarse medidas para la
regeneracin peridica de toda la memoria cada 5 a 10ms. Con esto, el chip de memoria
permanece disponible para operacin normal durante ms del 98% del tiempo.

Amplificadores de Salida y Decodificadores

de Direccin
Amplificador de Salida
Estos dispositivos son esenciales para la correcta operacin de los DRAM y su uso
en los SRAM resulta en mejoras en velocidad y rea.
En la actualidad se encuentran en uso varios diseos de amplificadores de salida, a
continuacin profundizaremos en el diseo de un amplificador diferencial de salida que
utiliza retroalimentacin positiva.

309

Amplificador de Salida con Retroalimentacin Positiva.

El amplificador de salida (Figura 8.47) es un candado formado al acoplar en cruz dos
inversores CMOS: un inversor est formado por los transistores Q1 y Q2 y el otro por Q3
y Q4 . Los transistores Q5 y Q6 actan como interruptores que conectan el amplificador
de salida a tierra y Vdd solo cuando se requiere accin de salida de datos; de otro modo,
S es bajo y el amplificador de salida no conduce. Esto conserva potencia, lo cual es
muy importante ya que por regla general hay un amplificador de salida por columna, resultando en miles de amplificadores de salida por chip.
Lnea de palabras

Celda
seleccionada

Celda
Vdd
Q6

Q2
VB

Q4
x

y
CB

Q1

Q3 CB

VB
Amplificador
diferencial de
salida

Q5

Q1

Q8

Q9

Circuito de
igualacin y
precarga

P
Vdd/2
Lnea B

Lnea B

Figura 8.47 Circuito equivalente cuando la lnea de palabra se eleva11

Cabe anotar que los terminales x e y son los terminales de

___ entrada y salida del amplificador, estos terminales I/O estn conectados a las filas B___y B . Se requiere que el amplificador detecte una pequea seal que
aparece entre B y B , y la amplifique para producir
___
una seal a plena alternancia en B y B . Un ejemplo de este funcionamiento se presenta si
durante una operacin de lectura la ___
celda tena un 1 almacenado, entonces se formar un
v
pequeo voltaje positivo entre B y B , con v B ms alto que B__ . Entonces el amplificador
v
har que v B se eleve a VDD y B__ caiga a 0V. Esta salida 1 es dirigida entonces al terminal
de aguja I/O del chip por el decodificador de columna (no aparece en la grfica) y al mismo
tiempo se utiliza para volver a escribir un 1 en la celda DRAM, efectuando as el restablecimiento de la operacin requerida ya que el proceso de lectura del DRAM es destructivo.
11 Circuitos Microelectrnicos, Sedra Smith

310

En la Figura 8.47 tambin se ilustra el circuito de precarga e igualacin, esta operacin consiste en: cuando P es alto antes de una operacin___ de lectura, los tres transistores conducen. Mientras Q8 y Q9 precargan las filas B y B a VDD / 2 , el transistor Q7
ayuda a acelerar este proceso al igualar los voltajes en las dos filas. Esta igualacin es de
vital importancia para correcta___operacin del amplificador de salida: cualquier diferencia
de voltaje que haya entre B y B antes de que se inicie la operacin de lectura puede resultar en una errnea interpretacin de su seal de entrada por el amplificador de salida.
En esta figura slo se ilustra una de las celdas en esta columna en particular, es decir, la
celda cuya fila de palabras est activada, la celda puede ser o bien una celda SRAM o
una
DRAM, todas las otras celdas de esta columna no estarn conectadas a las filas B
__
y B ya que sus filas de palabras permanecern bajas.
A continuacin se presenta la secuencia de eventos durante una operacin de lectura:

1. El circuito de precarga e igualacin se activa al elevar la seal de control P . Esto

___
hace que las filas B y B se encuentren
a voltajes iguales, igual a V DD / 2 . El reloj P
___
se hace bajo entonces y las filas B y B se dejan flotar durante un breve intervalo.
___

2. La fila de palabras se hace alta,___ conectando la celda a las filas B y B . Se forma

v
entonces un voltaje entre B y B , con v B ms alta que B si la celda est almav
v
__

cenando un 1, o B ms baja que B__ si la celda est almacenando un 0. Para

mantener simple el diseo de la celda, y para facilitar la operacin a velocidades
ms
altas, la seal de lectura, que se requiere que la celda proporcione entre B y
__
B ,se mantiene pequea (tpicamente de 30 a 500mV).
__

3. Una vez que una adecuada seal de voltaje de diferencia entre B y B sea formada por la celda de almacenamiento, el amplificador de salida conduce y la conecta
a tierra y a V DD a travs de Q 5 y Q 6 , al elevar la seal de control de salida S .
Como inicialmente los terminales de entrada de los inversores estn a V DD / 2 , los
inversores estarn operando en la regin de transicin donde la ganancia es alta.
Se deduce que inicialmente el candado estar operando en su punto de equilibrio
inestable. Por lo tanto, dependiendo de la seal entre los terminales de entrada,
el candado se mover rpidamente a uno de sus dos puntos de equilibrio estable.
Esto se obtiene por la accin regenerativa inherente en retroalimentacin positiva.
En la Figura 8.48 se ilustra con claridad este punto, mostrando las ondas de la
seal en la fila de bits para la operacin de lectura de 1 y lectura de 0. Observe
que una vez que se active el amplificador de salida, ste produce la pequea
diferencia inicial, V (1) V (0) , producida por la celda, para que crezca exponencialmente ya sea a V DD (para una operacin de lectura de
__ 1) o a 0 (para una
operacin lectura de 0). Las ondas de la seal en la fila de B sern complementaras a las que se ilustran en esta Figura para la fila B .

311

VB
V(1)=
VDD - Vt
V(1)

VDD / 2

V(0)

V(0)=0

Lectura 1
Lectura 0
t

Lnea de palabras
activada
Figura 8.48 Ondas de

Amplificador de
salida activada

v B antes y despus de activar el amplificador de salida 12

Examen Riguroso a la Operacin del Amplificador de Salida.

En el momento de activar el amplificador de salida, cada uno de sus dos inversores

est operando en la regin de transicin a VDD / 2 . Entonces, para operacin a pequea
seal, cada inversor se modela usando g mn y g mp , las transconductancias de Qn y Qp
respectivamente, evaluadas a una polarizacin de entrada de VDD / 2 .Especficamente,
un voltaje Vi a pequea seal, superpuesto sobre VDD / 2 en la entrada de uno de los
inversores, da lugar a una seal de corriente de salida del inversor de (g mn + g mp )Vi = Gm Vi
____

Esta corriente de salida es entregada a uno de los condensadores, CB o CB . El

voltaje as creado en los terminales del condensador se retroalimenta entonces al otro
inversor, es multiplicado por su Gm , que da lugar a una corriente de salida que alimenta al
otro condensador, y as sucesivamente, en un proceso regenerativo. La retroalimentacin
positiva de este lazo significa que la seal alrededor del lazo, y por lo tanto v B y v B__ , crecer o decaer exponencialmente (como lo muestra la Figura 8.48), con una constante
de tiempo de (CB / G m ) o (C __ / G m ) ya que supusimos CB = CB__ . Entonces, por ejemplo, en
B
una operacin de lectura de 1 obtenemos:

vB =

V DD
2

+ V (1)e

Gm

CB

,V B V DD

(1.10)

Mientras que en una operacin de lectura de 0, tenemos:

vB =

V DD
2

V ( 0)e

Gm
C
B

(1.11)

Al haber obtenido estas expresiones a partir de la operacin a pequea escala, estas

describen el crecimiento (decaimiento) exponencial de v B en forma razonablemente precisa solo para valores cercanos a VDD / 2 . Con todo, se pueden usar para obtener un estimado razonable del tiempo requerido para crear un nivel particular de seal en la fila de bits.
12 Circuitos Microelectrnicos, Sedra Smith

312

Obtencin de Operacin Diferencial en RAM Dinmicas.

El anterior amplificador de salida responde a seales de diferencia que aparecen en
filas de bits. Entonces, es capaz de rechazar seales de interferencia que son comunes
amabas filas, como las causadas por acoplamiento capacitivo proveniente de filas de
palabras. Para que este rechazo de modo comn sea eficaz, debe tenerse cuidado para
igualar ambos lados del amplificador, tomando en cuenta los circuitos que alimentan cada
lado. Esta es una consideracin importante en cualquier intento por hacer que la salida
inherentemente asimtrica de la celda DRAM aparezca diferencial.
Cada fila de bits se divide en dos mitades idnticas. Cada media fila se conecta a la
mitad de las celdas de la columna y a una celda adicional, conocida como celda falsa, teniendo un condensador de almacenamiento CD = CS . Cuando una fila de palabras del lado
izquierdo
se selecciona para lectura, la celda falsa del lado derecho, que es controlada
___
por D , tambin se selecciona, y viceversa, entonces, cuando una fila de palabras del
lado derecho se selecciona, la celda falsa sirve como la otra mitad de una celda DRAM
diferencial. Cuando la fila de bits de la mitad izquierda__est en operacin, la fila de bits de
la mitad derecha acta como su complemento (o fila B ) y viceversa.
El funcionamiento del circuito de la Figura 8.49 es el siguiente: las dos mitades de la
fila se precargan a VDD / 2 y sus voltajes se igualan. Al mismo tiempo, los condensadores
de las dos celdas falsas se precargan a VDD / 2 . Entonces
se selecciona una fila de pala____
bras y la celda falsa del otro lado se activa (con D o D elevada a VDD ). Por lo tanto la
media fila conectada a la celda seleccionada desarrollar un incremento de voltaje (arriba
de VDD / 2 ) de V(1) o V(0) dependiendo de si se almacena un 1 o un 0 en la celda.
Mientras tanto, la otra mitad de la fila tendr su voltaje conservado igual al de CD (es decir, VDD / 2 ). El resultado es una seal diferencial de V(1) o V(0) que el amplificador
de salida detecta y amplifica cuando est activado. Como siempre, al trmino del proceso
regenerativo, el amplificador har que el voltaje en una mitad de la fila se convierta en VDD
y que en la otra mitad se convierta en 0.
Igualacin y
precarga
Celda falsa
izquierda

Lnea 1/2 BK

Lnea 1/2 BK

Amplificador
de salida

Celda falsa
derecha

CD

Cs

Lneas de palabras

Cs

Cs

Igualacin y
precarga

Cs

CD

Lneas de palabras

Figura 8.49 Circuito para obtener operacin diferencial a partir de la celda DRAM asimtrica

13

13 Circuitos Microelectrnicos, Sedra Smith

313

El Decodificador de Direccin de Fila

Se requiere que el decodificador de direccin de fila seleccione una de las 2M filas de
palabras, en respuesta a una entrada de direccin de M bits. Como ejemplo considere
el caso de que M = 3 y denote los tres bits de direccin A0 , A1 y A2 , y las ocho filas
de palabras W0 ,..,W7 . Convencionalmente, la W0 de fila de palabra ser alta cuando
A0 = 0 , A1 = 0 y A2 = 0 , por lo que podemos expresar W0 como una funcin de Bool de
A0 , A1 y A2 :
__

__

__

W0 = A0 A1 A2 = A0 + A1 + A2

(1.12)

Por lo tanto, la seleccin de W0 puede ser efectuada por una compuerta NOR de tres
entradas cuyas tres entradas se conecten a A0 , A1 y A2 , y cuya salida se conecte a la
fila de palabras 0. La fila de palabras W3 ser alta cuando A0 = 1 , A1 = 1 y A2 = 0 , y
___

____________________
___
___

W3 = A0 A1 A2 = A0 + A1 + A2

(1.13)

realizada por una compuerta NOR de

En consecuencia la seleccin de W3 puede__ser
___
_
tres entradas, y que estas estn conectadas a A 0 , A1 y A 2 y cuya salida est conectada
a la fila 3 de palabras. En esta forma podemos ver que este decodificador de direccin
se puede construir con ocho compuertas NOR de tres entradas. Cada compuerta NOR
es alimentada con la apropiada combinacin de bits de direccin y sus complementos,
correspondientes a la fila de palabras a la cual est conectada su salida.
Un mtodo sencillo para construir estas funciones NOR lo constituye la estructura de
matriz como se muestra en la Figura 8.50.
VDD

P
Fila 0

P
Fila 1

P
Fila 2

P
Fila 3

A2

A2

A1

A1

A0

A0

Direccin de fila

Figura 8.50 Decodificador de direccin NOR en forma de circuito

14 Circuitos Microelectrnicos, Sedra Smith

314

14

Este circuito es dinmico, donde cada fila de renglones tiene unido un dispositivo de
canal p que se activa antes de proceso de decodificacin mediante el uso de la seal de
control de precarga P . Durante la precarga ( P baja), todas las filas de palabras son elevadas a VDD . Se supone que, en este punto, los bits de entrada de direccin todava no se
aplican y todas las entradas son bajas; de aqu que no haya necesidad para que el circuito
incluya el transistor de evaluacin utilizado en compuertas lgicas dinmicas. Entonces, la
operacin de decodificacin comienza cuando se aplican los bits de direccin y sus complementos. Observe que los transistores NMOS estn situados de modo que las filas de
palabras no seleccionadas se descargarn. Para cualquier combinacin de entrada, slo
una fila de palabras no se descargar y por lo tanto su voltaje permanecer alto en VDD .
___

___

De igual manera, la fila 3 tiene transistores conectados a A , A1 y A2 , y as ser

0
alto cuando A0 = 1 , A1 = 1 y A2 = 0 , y as sucesivamente. Una vez que las salidas del
decodificador se estabilizan, las filas de salida se conectan a las filas de palabra de la distribucin, por regla general a travs de compuertas de transmisin controladas por reloj.
Este decodificador se conoce como decodificador NOR. Es importante anotar que debido
a la operacin de precarga, el circuito decodificador no disipa potencia esttica.

El Decodificador de Direccin de Columna

La funcin del decodificador de direccin de columna es conectar una de las filas de
2 bits a la fila de datos de I/O del chip. Entonces, es un multiplexor y se puede poner en
prctica usando circuitos lgicos de transistor de paso, como se muestra en la Figura 8.51.
N

Lneas de bits

B0

AM+N-1

Decodificador NOR

Direccin de
columna
de N bits

By-1

AM
AM+1

B1

Multiplexor
de transitor
de paso

2N-1

Datos de entrada/ salida

Figura 8.51 Decodificador de columna construido por una combinacin de un decodificador NOR y un
multiplexor de transistor de paso 15

Aqu cada fila de bits est conectada a la fila de datos de I/O por medio de un transistor MOS. Las compuertas de los transistores de paso estn controladas por filas 2N , una
de las cuales es seleccionada por un decodificador NOR semejante a la empleada para
decodificar la direccin de fila.
Una construccin alternativa del decodificador de columna que utiliza un pequeo
nmero de transistores (pero a cambio de una velocidad de operacin ms lenta), se
15 Circuitos Microelectrnicos, Sedra Smith

315

muestra en la Figura 8.52. Este circuito, que se conoce como decodificador de rbol, tiene una estructura sencilla de transistores de paso. Desafortunadamente, dado que puede
existir un nmero relativamente grande de transistores en la trayectoria de seales, la resistencia de las filas de bits aumenta y la velocidad se reduce de modo correspondiente.
Lneas de bits
B0
A0

B1

A0

A0

A0

B3

B2

A0

A1

A1

B6

B3

B4

A0

A0

A1

B7

A0

A1

A2

A2

Datos de entrada/salida

Figura 8.52 Decodificador de columna en rbol

16

Memoria de Solo Lectura (ROM)

na ROM es una memoria que contienen patrones fijos de datos. Una de sus
aplicaciones es en microprocesadores en donde se utiliza para almacenar
instrucciones del programa de sistema operativo, y es til para este tipo de
aplicaciones ya que no es voltil (retiene su contenido cuando se apaga la
fuente de alimentacin).
Una ROM se puede ver como un circuito lgico combinacional para el cual la entrada
es el conjunto de bits de direccin de la ROM y la salida es el conjunto de bits de datos
recuperados desde la ubicacin dirigida. Este punto de vista lleva a la aplicacin de las
ROM en conversin de cdigos, es decir, en el cambio de cdigo de la seal de un sistema (binario, por ejemplo) a otro. Se utiliza conversin de cdigo, por ejemplo, en sistemas
secretos de comunicaciones, donde el proceso se conoce como codificacin.
16 Circuitos Microelectrnicos, Sedra Smith

316

MOS ROM
En la Figura 8.53 se muestra una MOS ROM simplificada de 32 bits (8 palabras x
4 bits). Esta memoria est compuesta por un conjunto de MOSFET de enriquecimiento
cuyas compuertas estn conectadas a las filas de palabras, con sus fuentes conectadas
a tierra y sus drenajes a las filas de bits. Cada fila de bits est conectada a la fuente de
alimentacin por medio de un transistor de carga PMOS, a la manera de los circuitos lgicos pseudo-NMOS. Un transistor NMOS existe en una celda en particular si sta est
almacenando un 0; una celda que almacena un 1 no tiene MOSFET. Esta ROM puede ser
considerada como de 8 palabras de 4 bits cada una. El decodificador de fila selecciona
una de las ochos palabras al elevar el voltaje de la correspondiente fila de palabras. Los
transistores de celdas conectados a esta fila de palabras conducirn entonces, reduciendo as el voltaje de las filas de bits (a las que los transistores de la fila seleccionada estn
conectados) de VDD a un voltaje cercano al voltaje de tierra (nivel de lgica 0). Las filas de
bits que estn conectadas a las celdas (de la palabra seleccionada) sin transistores (es
decir, aquellas que almacenan un 1) permanecern al voltaje de la fuente de alimentacin
(lgica 1) por la accin de los dispositivos PMOS de carga de conexin. En esta forma se
pueden leer los bits de la palabra dirigida.
Una desventaja del circuito ROM de la Figura 8.53 es que disipa potencia esttica. Especficamente, cuando se selecciona una palabra, los transistores de esta fila en particular
conducirn corriente esttica que es alimentada por los transistores PMOS de carga. La
disipacin de potencia esttica se puede eliminar por medio de un simple cambio. Ms que
conectar a tierra los terminales de la compuerta de los transistores PMOS, se pueden conectar a una fila de precarga que normalmente es alta. Justo antes de una operacin de
lectura, se reduce (baja) y las filas de bits se precargan a VDD por medio de los transistores PMOS. La seal de precarga se eleva entonces, y la fila de palabras se selecciona.
Las filas de bits que tienen transistores en la palabra seleccionada se descargan entonces,
indicando as ceros almacenados, mientras que aquellas filas para las que no est presente
un transistor permanecen a VDD , indicando que almacenan nmeros 1.

ROM Programables de Mascarilla

Los datos estudiados antes se determinan en el momento de la fabricacin, de acuerdo con las especificaciones del usuario. Este proceso consiste en fabricar circuitos integrados en una oblea de silicio usando una secuencia de pasos de procesamiento que
incluyen fotomscara, grabado y difusin. Es esta forma, se crea un patrn de uniones
e interconexiones en la superficie de la oblea. Uno de los pasos finales en el proceso de
fabricacin consiste en cubrir la superficie de la oblea con una capa de aluminio y luego
se graba de manera selectiva (usando una mascarilla) para eliminar partes de aluminio,
dejando aluminio solo donde se desean las interconexiones. Este ltimo paso se puede emplear para programar (es decir, almacenar un patrn deseado) en una ROM. Por
ejemplo, si la ROM se hace de transistores MOS de enriquecimiento como en la Figura
8.53, entonces se incluyen MOSFET en todas las ubicaciones de bits, pero slo las compuertas de los transistores en donde se vayan a guardar ceros se conectan a las filas de
palabras; las compuertas en donde se vayan a guardar nmeros 1 no se conectan. Este
patrn est determinando por la mascarilla, que se produce de acuerdo con las especificaciones del usuario.

317

W1

W2

Decodificador de fila

Direccin de palabra

W3

W4

W5

W6

W7

W8

B3

B2

B1

B0

Figura 8.53 Memoria MOS sencilla de solo lectura organizada como 8 palabras x 4 bits

17

Las ventajas econmicas del proceso de programacin con mascarilla deben ser obvias: todas las ROM se fabrican de modo semejante; los diseos personalizados se presentan durante uno de los pasos finales de fabricacin.

ROM Programables (PROM y EPROM)

Las PROM son ROM que pueden ser programadas por el usuario, pero solo una vez.
En un diseo tpico utilizado en las BJT PROM se emplean fusibles de polisilicio para
conectar el emisor de cada BJT a la correspondiente fila de dgito. Dependiendo del contenido deseado de una celda ROM, el fusible se puede dejar intacto o quemarse con una
elevada corriente. El proceso de programacin, obviamente, es irreversible.
17 Circuitos Microelectrnicos, Sedra Smith

318

Una ROM programable que se puede borrar, o EPROM, es una ROM que puede ser
borrada y reprogramada tantas veces como el usuarios desee, con lo que es el tipo ms
adaptable de memoria de slo lectura; pero debe observarse que el proceso de borrado
y reprogramacin es lento y puede realizarse pero no con frecuencia.
Las EPROM ms avanzadas utilizan variantes de la celda de memoria cuya seccin
transversal se muestra en la Figura 8.54(a). La celda es bsicamente un MOSFET de
canal n del tipo de enriquecimiento con dos compuertas hechas de material de polisilicio.
Una de las compuertas no est elctricamente conectada a ninguna otra parte del circuito, mas bien, se deja flotando y apropiadamente recibe el nombre de compuerta flotante.
La otra compuerta, que se denomina compuerta selectiva, funciona en la misma forma
que la compuerta de un MOSFET normal de enriquecimiento.

Compuerta
Selectiva

Si
xido
Si

Compuerta
Sflotante
Dren n+

Fuente n+

Sustrato de silicio tipo p

(a)

Compuerta
selectiva

(b)

Figura 8.54 Transistor MOS, (a) Seccin transversal y (b) smbolo de circuito del transistor de compuerta
flotante usada como celda EPROM

El transistor MOS de la de la Figura 8.54 se conoce como transistor de compuerta flotante. En el smbolo que lo acompaa, la lnea interrumpida denota la compuerta flotante.
La celda de memoria se conoce como celda de compuerta apilada.
La operacin del transistor de compuerta flotante, parte del hecho de que antes de
programar la celda no exista carga en la compuerta flotante y el dispositivo opera como
MOSFET normal de enriquecimiento de canal n. Por lo tanto, exhibe la curva caracterstica iD VGS es la que se observa en la Figura 8.55(a) y se dice que almacena un 1.

319

iD
Programado (0)

No programado (1)

(b)

(a)

GS

Voltaje de salida

Figura 8.54 Ilustracin del desplazamiento de la curva caracterstica iD VGS de un transistor de compuerta flotante como resultado de una programacin 18

Para programar el transistor de compuerta flotante, se aplica un elevado voltaje (16 a

20V) entre su drenaje y fuente. Simultneamente, se aplica un elevado voltaje (unos 25V)
a su compuerta selectiva. En la Figura 8.56 se muestra el MOSFET de compuerta flotante
durante la programacin. En ausencia de carga alguna en la compuerta flotante, el dispositivo se comporta como MOSFET normal de enriquecimiento de canal n. Se crea una
capa (canal) de inversin de tipo n en la superficie de la oblea como resultado del elevado
voltaje positivo aplicado a la compuerta selectiva. Debido al elevado voltaje positivo en el
drenaje, el canal tiene una forma ahusada.

+25V
Compuerta
Selectiva
+16V

xido

Canal n

Dren n+

Fuente n+

Capa de agotamiento
Sustrato p
Figura 8.55 Transistor de compuerta flotante durante una programacin
18 Circuitos Microelectrnicos, Sedra Smith

320

El voltaje entre drenaje y fuente acelera electrones a travs del canal. A medida que
estos electrones llegan al extremo del drenaje del canal, adquieren energa cintica suficientemente grande y se conocen como electrones calientes. El elevado voltaje positivo
en la compuerta selectiva (mayor que el voltaje de drenaje) establece un campo elctrico
en el xido aislante. Este campo elctrico atrae los electrones calientes y los acelera
hacia la compuerta flotante. En esta forma se carga la compuerta flotante y la carga que
acumula queda atrapada.
Afortunadamente, el proceso de carga de la compuerta flotante es autolimitante. La carga negativa que acumula en la compuerta flotante reduce la intensidad del campo elctrico
en el xido al punto que finalmente es incapaz de acelerar ms electrones calientes.
La carga negativa atrapada en la compuerta flotante har que los electrones sean
repelidos de la superficie del sustrato. Esto implica que para formar un canal, el voltaje
positivo que tiene que ser aplicado a la compuerta selectiva tendr que ser mayor que la
requerida cuando la compuerta flotante no est cargada. En otras palabras, el voltaje de
umbral Vt del transistor programado ser ms alto que el del dispositivo no programado.
De hecho la programacin hace que la curva caracterstica iD VGS se desplace a la mostrada en la Figura 8.55(b). En este estado, conocido como estado programado, se dice
que la celda est almacenado un 0.
Una vez programado, el dispositivo de compuerta flotante retiene su curva caracterstica iD VGS desplazada incluso cuando la fuente de alimentacin se apague. De hecho,
resultados experimentales extrapolados indican que el dispositivo puede permanecer en
el estado programado hasta por 100 aos.
Leer el contenido de la celda de compuerta apilada es fcil: un voltaje VGS situado
entre valores bajo y alto de umbral se aplica a la compuerta selectiva. Mientras que un
dispositivo programado (el que almacena un 0) no conduce, un dispositivo no programado (el que almacena 1) conduce densamente.
Para regresar el MOSFET de compuerta flotante a su estado no programado, la carga
almacenada en la compuerta flotante tiene que regresar al sustrato. Este procedimiento
de borrado se efecta iluminando la celda con luz ultravioleta durante un tiempo especificado, esta se encarga de impartir la suficiente energa fotnica a los electrones atrapados, permitindoles vencer la inherente barrera de energa y por lo tanto ser transportados por el xido, de regreso al sustrato. Para permitir este proceso de borrado, el paquete
EPROM contiene una ventanilla de cuarzo. Es importante anotar que el dispositivo puede
ser borrado y programado muchas veces.
Una ROM programable adaptable es la PROM borrable elctricamente (EEPROM).
Como su nombre lo indica, una EEPROM se puede borrar y reprogramar elctricamente
sin necesidad de iluminacin ultravioleta. Las EEPROM utilizan una variante del MOSFET de compuerta flotante.

321

CAPULO

Lgica Dinmica en
CMOS

Introduccin

a lgica dinmica o tambin llamada lgica sincronizada es una metodologa de

diseo en los circuitos lgicos CMOS digitales que fue muy popular en los aos
setenta y en los ltimos aos ha resurgido en el diseo de circuitos digitales de
alta velocidad. La lgica dinmica se distingue de la llamada lgica esttica en
el sentido que utiliza una seal de reloj en la implementacin de circuitos lgicos combinacionales, es decir, los circuitos lgicos en los que la salida es una funcin slo de
la entrada actual. El habitual uso de una seal del reloj es para sincronizar las transiciones en circuitos de lgica secuencial, y para la mayora de las implementaciones de
lgica combinacional, una seal de reloj no es ni siquiera necesaria.

Lgica esttica versus lgica dinmica

a mayor diferencia entre lgica esttica y lgica dinmica es que en la lgica

dinmica una seal de reloj es usada para evaluar la lgica combinacional.
En un circuito lgico esttico, cada nodo tiene en todo momento una trayectoria
de baja resistencia a V dd o tierra. Por esta razn el voltaje de cada nodo est
bien definido en todo momento y ningn nodo se deja flotando. Los circuitos estticos no
necesitan relojes (es decir seales de tiempo peridicas) para su operacin, aunque los
relojes pueden estar presentes para otros propsitos. En contraste los circuitos lgicos
dinmicos a punto de ser analizados dependen del almacenamiento de voltajes de seal
en capacitancias parsitas ubicadas en ciertos nodos del circuito. Como la carga se escapar con el tiempo, los circuitos tienen que ser refrescados peridicamente; por tanto, es
esencial la presencia de un reloj con cierta frecuencia mnima especificada. En la lgica
dinmica la salida se tomar alta o baja durante distintas partes del ciclo de reloj.
Aunque la lgica CMOS esttica es ampliamente utilizada por sus elevados mrgenes
ruido y la relativa facilidad de diseo, tiene la limitacin de que a elevadas frecuencias
pierde sus ventajas. Para aplicaciones de circuitos que requieren las ms altas velocidades
posibles, es aqu donde la lgica dinmica CMOS cuenta con numerosas ventajas frente
a la esttica CMOS, incluyendo no slo el desempeo a altas velocidades, sino tambin la
reduccin significativa de la superficie. Sin embargo las ventajas no vienen sin un costo, ya
que debido a la naturaleza de la lgica dinmica CMOS, pueden aparecer efectos indeseados en el circuito lo cual requiere un esfuerzo adicional en el diseo de ingeniera.
Los dispositivos estticos tienen intrnsecamente ms componentes y transistores sincronizados que los dispositivos dinmicos. Un latch completo, por ejemplo, en su configuracin tradicional requiere de 66 transistores mientras que en una configuracin dinmica

325

puede requerir solo de 36 transistores. El nmero de transistores usados para construir un

flip flop es reducido al utilizar la lgica dinmica a diferencia de la esttica. Reducir el nmero total de transistores no slo permite que el dispositivo general sea significativamente
menor en tamao, sino que tambin reduce los requisitos de alimentacin del sistema.
La combinacin de circuitos de lgica esttica y dinmica puede producir una mejora del rendimiento en una variedad de funciones tiles, tales como latches, flip flops
y latches diferenciales.
La combinacin de bloques de precarga con bloques de no precarga se denomina
lgica combinacional.

Principio Bsico

l entendimiento de los principios bsicos de lgica dinmica CMOS comienza como primer paso por un entendimiento de las propiedades bsicas de
los dispositivos MOSFET, as como las caractersticas de lgica esttica y
pseudo-NMOS. Debido a la estructura interna de dispositivos MOSFET, una
capacitancia bien calculada puede ser asociada a travs de todas las combinaciones
posibles de las terminales de la compuerta, el drenaje, la fuente, y el cuerpo. Cuando la
carga es aplicada a estas capacitancias, las correspondientes terminales tendrn subidas de voltaje, y cuando la carga es quitada, las terminales tendrn un decaimiento en
la tensin, por lo cual se podra modelar como un condensador. Modelar los terminales
MOSFET como condensadores, es til para explicar los voltajes y corrientes asociadas
con los MOSFETs en un circuito complejo.
Los MOSFETs son caracterizados por sus tres modos de operacin: corte, activo,
y saturado. Sin embargo, durante el flujo de la corriente por el dispositivo, para ambos
modos activo y saturado, es til considerar el MOSFET como encendido en estado de
conduccin o apagado cuando ninguna corriente fluye. Para un NMOS, el dispositivo est
encendido cuando la tensin entre la compuerta y la fuente (VGS ) es mayor que la tensin de umbral del dispositivo, VT . Para este documento, las entradas de las compuertas
MOSFET podran ser alto o bajo, V DD o GND respectivamente. Por lo tanto, en el PMOS
si la fuente est conectada a V DD , el PMOS slo estar encendido si la compuerta esta en
baja tensin. Del mismo modo, si la fuente NMOS est conectado a GND, el NMOS slo
se activa cuando la compuerta de tensin esta en alta tensin.
En la lgica estndar CMOS, un dispositivo PMOS complementa siempre un dispositivo NMOS. La modificacin de esta lgica para que un menor nmero de dispositivos
PMOS sean necesarios mejora enormemente el rendimiento del circuito. Un mtodo para
reducir el nmero de dispositivos PMOS en el circuito es usar lo que se denomina lgica
pseudo-NMOS, que en lugar de utilizar un PMOS para cada dispositivo NMOS, utiliza

326

un solo dispositivo PMOS como una carga para todos los dems NMOS. Dado que la
tensin en la compuerta del PMOS est siempre en GND, entonces el dispositivo PMOS
est siempre encendido. La salida despus del circuito pseudo-NMOS es selectivamente
descargada a GND a travs de la lgica NMOS. Mientras los dispositivos NMOS estn en
el estado encendido forman un pull down hacia GND y el dispositivo PMOS est siempre
ON, habr algunas veces durante el funcionamiento del circuito donde el camino se forma
a partir de V DD a GND. La lgica pseudo-NMOS debe ser sensible con el fin de reducir
al mnimo la disipacin de potencia. En otras palabras, el PMOS debe ser dbil o tan
pequeo como para tener la menor capacitancia asociada con el dispositivo.
Ahora teniendo cierto entendimiento de las propiedades bsicas de los dispositivos MOSFET, se empezar a explicar la estructura bsica de los circuitos lgicos MOS dinmicos. La
Figura 9.1 muestra la compuerta lgica dinmica bsica, que se compone de una red de circuitos lgicos NMOS o de polarizacin a nivel lgico bajo (PDN). En esta estructura se tienen
dos conmutadores en serie que son operados peridicamente por la seal de reloj CLK o ,
dependiendo de la nomenclatura, cuya forma de onda se muestra en la Figura 9.2.
VDD

QP
y
CL

A
B
C

PDN

Qc

Figura 9.1 Estructura bsica de circuitos lgicos MOS dinmicos1

Precarga

Evaluar

VDD

Figura 9.2 Forma de onda del reloj requerido para operar el circuito lgico dinmico

1 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
2 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.

327

Cuando se encuentra en un nivel bajo, Q P se activa y se dice que el circuito est

en fase de inicio o precarga. Cuando se encuentra en un nivel alto, Q P se desactiva y
Qe se activa, y el circuito se encuentra en la fase de evaluacin. A la salida se encuentra
C L que denota la capacitancia total entre salida y tierra.

Durante la precarga, Q P conduce y carga la capacitancia C L de modo que al final del

intervalo de precarga el voltaje en la salida Y es igual a V DD . Tambin durante la precarga
se permite que las entradas A, B y C cambien y se asienten en sus valores apropiados.
Se puede observar que como Qe est desactivado, no existe trayectoria a tierra.

Durante la fase de evaluacin Q P se desactiva y Qe se activa. Ahora, si la combinacin

de entrada es una que corresponde a una salida alta, la lgica del circuito NMOS o PDN
no conduce (justo como en una compuerta CMOS complementaria) y la salida permanece alta en V DD . Por otra parte, si la combinacin de entradas es una que corresponde a
una salida baja, los transistores NMOS apropiados en la PDN conducirn y establecern
una trayectoria entre el nodo de salida y tierra a travs del transistor activo Qe . Por tanto,
C L se descargar a travs del PDN y el voltaje en el nodo de salida se reducir a 0V.

Como ejemplo se muestra la funcin Y = A + BC en la Figura 9.3. La determinacin del

tamao de los transistores de la red PDN con frecuencia sigue el mismo procedimiento que
se emplea en el diseo de los CMOS estticos. Para Q P se elige un cociente W/L suficientemente grande para garantizar que C L se cargar por completo durante el intervalo de
precarga. Sin embargo, el tamao de Q P deber ser pequeo de modo que la capacitancia
C L no se incremente de manera significativa. sta es una forma sin relacin de lgica MOS,
en la que los niveles de salida no dependen de los cocientes W/L de los transistores.

VDD

QP

y= A + BC

Qc

Figura 9.3 Circuito de ejemplo 3

3 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.

328

Efectos no ideales
A continuacin se explicar brevemente algunas fuentes de operacin no ideal de
circuitos lgicos dinmicos.

Mrgenes de ruido
Considerando a NM H y NM L los mrgenes de ruido de una familia de circuitos lgicos, con NM H VOH V IH y NM L V IL VOL , de acuerdo a la curva caracterstica de transferencia de voltaje (VTC) de un inversor lgico (Figura 9.4).
VO
Pendiente = -1

VOH

Pendiente = +1

VM

Pendiente = -1
VMH

VML
VOL
0

VOL

VIL

VM VIH

VOH

Vt

Figura 9.4 Caracterstica de transferencia de voltaje de un inversor lgico

Durante la fase de evaluacin los transistores NMOS comienzan a conducir con

v I =Vtn , entonces:

V IL V IH Vtn

(1.1)

Y por tanto los mrgenes de ruido para este caso sern:

NM L =Vtn

NM H =V DD Vtn

(1.2)

(1.3)

4 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.

329

De esta forma, los mrgenes de ruido estn lejos de ser iguales y NM L es ms bien
bajo. Aunque NM H es alto, otros efectos no ideales reducen su valor, como se ver en
breve. Sin embargo se puede observar que el nodo de salida es uno de alta impedancia
y por tanto ser susceptible a la captacin de ruido y otras perturbaciones.

Decaimiento del voltaje de salida provocada por efectos de fuga

Si no existiera una trayectoria a tierra a travs de la red PDN, idealmente el voltaje
de salida permanecer alto en V DD . Sin embargo, esto se basa en la suposicin de que
la carga C L permanecer intacta. En la prctica existir corriente de fuga que har que
C L se descargue lentamente y que el voltaje de salida V y disminuya. La principal fuente
de fugas es la corriente opuesta de la unin inversamente polarizada entre la difusin de
drenaje de los transistores que estn conectados al nodo de salida y el sustrato. Tales
15
corrientes pueden estar del orden de 1012 A a 10 A y se incrementan rpidamente con
la temperatura (casi se duplican con cada 10C de elevacin de temperatura). Por tanto
el circuito puede funcionar en forma defectuosa si el reloj opera a muy baja frecuencia y
el nodo de salida no es refrescado peridicamente.

Carga Compartida

La Figura 9.5 explica otra forma en que C L puede perder parte de su carga y por tanto
hacer que V y decrezca de manera importante por debajo de V DD .
VDD

=VDD

QP
0
Y
iD1

VDD

CL

Q1

iD1

C1

0
0V

Q2

Figura 9.5 Carga Compartida 5

5 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.

330

En la Figura 9.5 se pueden ver solo Q1 y Q 2 , los dos transistores superiores de la PDN,
junto con el transistor de precarga Q P . En este caso C 1 es la capacitancia entre el nodo comn de Q1 y Q 2 y tierra. Al principio de la fase de evaluacin, una vez que Q P se desactiva
y C L se carga a V DD , se supone que C 1 inicialmente esta descargada y que las entradas
son tales que en la compuerta de Q1 se tiene una seal alta, mientras que en la compuerta
de Q 2 la seal esta baja. Es fcil ver que Q1 se activar y que su corriente de drenaje i D 1
fluir como se indica. Por tanto, i D 1 descargar a C L y cargar a C 1 . Aunque a la larga i D 1
se reducir a cero, C L habr perdido algo de su carga, la cual habr sido transferida a C 1 .

Para reducir al mnimo este efecto, un mtodo sera agregar un dispositivo de canal
p que conduzca continuamente una pequea corriente para reponer la carga perdida por
C L , como se muestra en la Figura 9.6.

VDD

QP

QL
Y
CL

Figura 9.6 a adicin de un transistor Q L permanentemente activo soluciona el problema de carga compartida a expensas de la distribucin de potencia esttica 6

La adicin de este transistor bajar el nivel de impedancia del nodo de salida y lo

har menos susceptible al ruido, al tiempo que resolver los problemas de fugas y de
distribucin de carga. Otro mtodo es precargar los nodos internos, es decir, precargar
el capacitor C 1 , con lo cual el precio que se paga, es el incremento de la complejidad del
circuito y de las capacitancias de nodo.

Compuertas lgicas dinmicas conectadas en cascada

Si se intenta conectar en cascada las compuertas lgicas dinmicas surge un gran

problema. Considere la situacin que se ilustra en la Figura 9.7, donde dos compuertas
dinmicas de una sola entrada estn conectadas en cascada. Durante la fase de precarga C L 1 y C L 2 se cargarn a travs de Q P 1 y Q P 2 , respectivamente. Por tanto al final
del intervalo de precarga se tiene v y 1 =V DD y v y 2 =V DD . A continuacin considere lo que
sucede en la fase de evaluacin para el caso de entrada A alta. Obviamente, el resultado correcto ser Y1 bajo v y 1 = 0 y Y2 alto v y 2 =V DD . Sin embargo lo que sucede es un
poco diferente. Conforme comienza la fase de evaluacin, Q1 se activa y C L 1 comienza
6 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.

331

a descargarse, sin embargo, al mismo tiempo, Q 2 se activa y C L 2 tambin comienza a

descargarse. Solo cuando v y 1 decae por debajo de Vtn , Q 2 se desactivar. Sin embargo,
por desgracia, en ese momento C L 2 habr perdido una cantidad significativa de su carga
y v y 2 ser menor que el valor esperado de V DD (aqu es importante sealar que en la lgica dinmica una vez que la carga se pierde no puede ser recuperada). Este problema
es lo suficientemente serio para hacer que la conexin en cascada sea una proposicin
imprctica, no obstante, se han propuesto varios esquemas para posibilitar la conexin
en cascada en circuitos lgicos
dinmicos.
VDD
VDD

QP1

QP2

Y1

Q1

QC1

Y2

CL1

Q2

CL2

QC2

Figura 9.7 Dos compuertas lgicas de dos entradas simples conectadas en cascada. Con la entrada A
alta, durante la fase de evaluacin CL2 se descargar en parte y la salida Y2 caer por debajo de VDD lo
que puede provocar un funcionamiento lgico defectuoso 7

Tipos de Lgica CMOS dinmica

Lgica PSEUDO NMOS
La lgica pseudo-NMOS est basada en el hecho de usar solamente transistores
NMOS al implementar bloques usando slo un transistor PMOS. El desarrollo de este tipo
de lgica se dio a razn de mejorar la lgicas existentes de transistores NMOS de enriquecimiento y NMOS de agotamiento, ya que si bien, stas posibilitaban que el proceso
de fabricacin fuera ms sencillo que el de CMOS y permitan la realizacin de sistemas
completos en NMOS, tenan desventajas como el alto consumo de potencia esttica y los
pequeos mrgenes de ruido. Tambin se desarroll con el objetivo de trabajar conjuntamente con los circuitos CMOS complementarios y mejorar algunas de sus caractersticas
como el nmero de transistores, mas no para remplazar este otro tipo de lgica. En la
7 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.

332

Figura 9.8 se muestra el esquema del inversor lgico pseudo-NMOS, el transistor Q N se

activa por el voltaje de entrada CLK1, mientras que el transistor Q P se comporta como
una carga activa para Q N ,de aqu el nombre de pseudo-NMOS. Podemos observar que
una gran ventaja de esta configuracin es que para agregar entradas adicionales solo se
deben poner ms transistores NMOS sin necesidad de su complemento, con esto reduciremos los tiempos de propagacin que aparecen por la convergencia de las compuertas
CMOS complementarias.

source
QP

gate

pmos
drain
Out
drain

clk1

QN
gate
nmos
source

Figura 9.8 Inversor pseudo-NMOS

Caractersticas estticas
Las caractersticas estticas para el inversor pseudo-NMOS se pueden deducir de
una forma similar a las de la lgica CMOS, podemos observar que las corrientes de drenaje para ambos transistores, con v l = CLK 1 y v 0 = out 1 , estn dadas por:
1
2

i = k (v V

, parav 0 v V ( saturacin )

i = k (v V ) *v 0 v 02 , parav 0 v V (triodo )
2

1
2

i = k (V

, parav 0 V ( saturacin )
1
2

(1.5)

(1.6)

i DP = k p (V DD Vt ) * (V DD v 0 ) (V DD v 0 ) , parav 0 Vt (triodo )

(1.4)

(1.7)

'
Con la suposicin que Vtn = Vtp =Vt y empleando k n = k n' (W / L ) y k p = k p (W / L )
para simplificar los clculos.

Para obtener la curva de transferencia de voltaje (VTC) del inversor, se grafican las
ecuaciones entre los valores extremos de la alimentacin, en la Figura 9.9 estn superpuestas las ecuaciones para las regiones trodo y saturacin de los respectivos transistores.

333

Vi = VDD

iDN ,iDP

Curva de carga
i esttica

E
Vi = 0
A
VOL

VDD - Vt

Vt

VDD

Vo

Figura 9.9 Construccin grfica para determinar la curva caracterstica de transferencia de voltaje del inversor
8

Observando primero el caso en que v l = 0 , Q N se encuentra en regin de corte, mientras que Q P opera en la regin de trodo. El inversor trabajar en el punto A de la Figura
9.9. La corriente esttica es cero y la disipacin de potencia esttica tambin. Cuando
v l =V DD , el inversor opera en el punto E de la Figura 9.9, de acuerdo a esto VOL no es
cero, sino que es un valor un poco mayor que cero, por lo cual la salida conducir una
corriente y habr una disipacin de potencia esttica significante.

Caractersticas dinmicas
Para obtener las caractersticas dinmicas del inversor se trabaja igual que con el
inversor CMOS, se pone una carga capacitiva a la salida, la cual se carga con la corriente del transistor PMOS i dp y se determina el tiempo de subida t PLH . En pseudo-NMOS
el caso de la descarga es distinto, ya que a la corriente del transistor NMOS se le debe
restar la corriente del PMOS que siempre est presente, y para este tipo de lgica los
tiempos de subida y de bajada sern distintos, es decir su forma de onda ser asimtrica
debido a que las ecuaciones que relacionan los tiempos dependen de los valores de fabricacin k p y k n , los cuales guardan entre si una relacin de escala r , que es la relacin
que tambin van a guardar los tiempos de subida y de bajada siendo t PLH r veces ms
grande que t PHL .

Curva de transferencia de voltaje (VTC)

En la Tabla 9.1 y la Figura 9.10 se pueden observar las diferentes regiones de la curva
VTC, dependiendo del modo de funcionamiento de los transistores, y las condiciones con
que se dan cada una de las regiones. Deduciremos algunas expresiones para las cuatro
regiones de la VTC basndonos en la Tabla 9.1 y las ecuaciones (1.4) a (1.7) de las corrientes de drenaje para ambos transistores.
8 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.

334

Regin

QN

Corte

QP

Condicin

Segmento de
VTC
AB

Triodo

II

BC

Saturacin

Triodo

III

CD

Triodo

Triodo

v 0 v l Vt

IV

DE

Triodo

Saturacin

Tabla 9.1 Regiones de operacin del inversor pseudo-NMOS 9

Vo

Regin l

VOH

v l <Vt

Vt v 0 v l Vt
v 0 Vt

Regin ll
Pendiente = -1

Pendiente = +1
(Vo = Vi)

Regin lll

C
1

Regin lV
D

VOL
0

Pendiente = -1
VOL

Vt

VIL

VM

VIH

Vi

VOH = VDD

Figura 9.10 Curva caracterstica de transferencia de voltaje para el inversor pseudo-NMOS.

Curva trazada para V dd = 5V , Vtn =Vtp = 1 , r = 9

Regin I: entre los puntos A y B tenemos que:

v 0 =V 0H =V DD

(1.8)

Regin II: entre los puntos B y C, igualamos i DN en saturacin con i DP en triodo, y

sustituyendo k n = rk p , obtenemos que

v 0 =Vt + (V DD Vt ) r (v i Vt )
2

(1.9)

El valor de V IL se obtiene al diferenciar esta ecuacin y sustituir V 0 / V i = 1 y v i =V IL

9 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.

335

V DD Vt

V IL =Vt +

(1.10)

r ( r + 1)

El voltaje de umbral V M (o Vumbral ) es por definicin el valor de v i con el cual

v 0 =v i
V M =Vt +

V DD Vt

(1.11)

( r + 1)

Por ltimo, el extremo de segmento de la regin II (punto C) se encuentra sustituyendo v 0 = v i Vt en la ecuacin (1.9), la condicin para que QN abandone la
saturacin y pase a regin trodo.

Regin III: entre los puntos C y D, tenemos una seccin muy corta que no es
relevante. El punto D se caracteriza como v 0 Vt

Regin IV: entre los puntos D y E, igualamos i DN en triodo con i DP en saturacin y sustituimos k n = rk p , obtenemos
v 0 = (v i Vt )

(v

Vt )

(V
r

Vt )

DD

Vt )

(1.12)

El valor de V IH se puede determinar al diferenciar esta ecuacin y establecer

V 0 / V i = 1

V IH =Vt +

3r

(V

DD

(1.13)

El valor de VOL se halla sustituyendo v i =V DD en la ecuacin (1.12),

VOL = (V DD Vt ) 1 1
r

(1.14)

La corriente esttica que conduce el inversor en el estado de salida baja se

encuentra con la ecuacin (1.6)
1
2

I stat = k p (V DD Vt )

(1.15)

Por ltimo, se utilizan las ecuaciones (1.10) y (1.14) para determinar N ML y las
ecuaciones (1.8) y (1.13) para determinar N MH ,

N ML =Vt (V DD Vt ) 1 1

336

r ( r + 1)

(1.16)

N MH = (V DD Vt ) 1

3r

(1.17)

Finalmente se observa que puesto que la tecnologa de proceso determina V DD

y Vt , el nico parmetro para controlar los valores de VOL y los mrgenes de ruido
es la relacin r . Generalmente este factor est entre 4 y 9, siendo r = k n / k p .

Reglas bsicas de diseo en la lgica Pseudo NMOS

Para el diseo necesitamos escoger los valores de r y la (W/L) para uno de los
transistores. Los parmetros de diseo ms importantes son VOL , N ML , N MH , I stat , PD ,
t PLH y t PHL . En este tipo de diseo lo primero que se hace es escoger la razn r , la
cual determina todos los puntos de inflexin de la curva VTC, entre ms grande sea
r menor ser VOL y mayores los mrgenes de ruido, sin embargo, si la r es muy
grande, aumenta la asimetra de la respuesta dinmica. Por lo general se escoge
una r de 4 a 10. Una vez elegida r , seleccionamos (W / L )n o (W / L )p . La escogencia de uno u otro de estos parmetros conlleva a caractersticas diferentes, si
escogemos un (W / L )n pequeo podemos conservar un valor pequeo de rea de
la compuerta y obtener un valor pequeo para C . Si escogemos un (W / L )p pequeo podemos conservar bajas la I stat y la PD . Para aplicaciones de alta velocidad se
escoge un (W / L )p de modo que I stat se encuentre entre 50A y 100A. Al contrario
que en CMOS, los distintos niveles de tensin vienen marcados por la relacin de los
tamaos de los transistores NMOS y PMOS. Esta relacin es de forma aproximada:
VOL

Compuertas caractersticas

pW p
nW n

V Saturacin del PMOS

(1.18)

Inversor
El esquema es el mismo de la Figura 9.8. Las relaciones de los transistores son
(W / L )p = 2 y (W / L )n = 12 .

En el resultado de las caractersticas estticas (Figura 9.12) se puede ver, como

habamos estudiado antes, que el nivel bajo a la salida no es cero sino aproximadamente 1V (hecho as para exagerar el efecto de pseudo-NMOS), lo que nos lleva a
un consumo de potencia esttica. En las caractersticas dinmicas vemos que los
tiempos de subida son de 19 ps y los de bajada son apenas de 3ps , es decir se
conserva la relacin r en los tiempos de propagacin como se haba dicho.
En la curva VTC correspondiente (Figura 9.13), se observa que el nivel bajo
en la salida si es de un voltio, y que el margen de ruido es muy pequeo para v I .

337

Figura 9.11 Layout del inversor pseudo-NMOS de la Figura 9.8

Figura 9.12 Simulacin en Pspice del layout de la Figura 9.11, del inversor, pseudo-NMOS

338

s1
5.00

4.00

3.00

2.00

1.00

Clock1

0.00

0.50 1.00 1.50 2.00 2.50 3.00 3.50 4.00

4.50

Figura 9.13 Curva caracterstica de transferencia de voltaje (VTC), del inversor, pseudo-NMOS

NAND de 3 Entradas
El esquema de la compuerta se observa en la Figura 9.14.

source

gate
pmos
drain
out1

drain

drain

clk1

gate

clk2

clk3

gate
nmos

nmos
source

drain

gate
nmos

source

source

Figura 9.14 Esquema de compuerta NAND de 3 entradas, pseudo-NMOS

Para la construccin del layout de la compuerta, se estableci la relacin de los

transistores como (W / L)p = 2 y (W / L)n = 12 (Figura 9.15).

339

Figura 9.15 Layout de compuerta NAND de 3 entradas, pseudo-NMOS

En las caractersticas de salida se puede apreciar de nuevo que los niveles

bajos varan pero no llegan a ser cero (Figura 9.16).

Figura 9.16 Simulacin en Pspice del layout de la Figura 9.15, compuerta NAND de 3 entradas, pseudo-NMOS

340

NOR de 2 entradas
El esquema de la compuerta se observa en la Figura 9.17

source
gate

pmos
drain

out1
drain
clk1

gate

nmos
source
drain

clk2

gate

nmos
source

Figura 9.17 Esquema de compuerta NOR de 2 entradas

Para la construccin del layout de la compuerta, se estableci la relacin de los transistores como (W / L )p = 2 y (W / L )n = 12 (Figura 9.18)

Figura 9.18 Layout de compuerta NOR de 2 entradas, pseudo-NMOS

341

De nuevo es notorio el hecho, pero aun ms evidente que el nivel bajo no es cero
(Figura 9.19).

Figura 9.19 Simulacin en Pspice del layout de la Figura 9.18, compuerta NOR de 2 entradas, pseudo-NMOS

Implementaciones tpicas
Las aplicaciones ms tiles de esta tecnologa se encuentran en donde la salida se
mantenga la mayor parte del tiempo en un nivel alto.

Amplificador de fuente comn con fuente de corriente y carga capacitiva

VDD

IL

Vout

Vin

Q1

CL

Figura 9.20 Amplificador de fuente comn con fuente de corriente y carga capacitiva

342

X1

X2

X1 X2

b
(a)
VDD = 3.3V

VDD = 3.3V
8/0.6

Vblas = 1.65V

Vblas = 1.65V

Q3

Q7

4/0.6
X1

Q1

4/0.6

4/0.6

X2

Q2

Q4

X1 X2
8/0.6

Q5
8/0.6

(b)

Q6

Figura 9.21 XOR de 2 entradas en pseudo-NMOS

PLA (Programmable Logic Array) en pseudo-NMOS

AND Plane

OR Plane

bc
ac
ab
abc
abc
abc
abc

c
s

Cout

Figura 9.22 PLA en pseudo-NMOS

343

Memoria ROM implementada en pseudo-NMOS

Weak
pseudo-nMOSS
pullups

A1 A0

2:4
DEC

ROM Array

Y5

Y4

Y3

Y2

Y1

Y0

Figura 9.23 Memoria ROM implementada en pseudo-NMOS

Lgica C2MOS (Clocked CMOS Logic)

Este tipo de lgica presenta el esquema bsico que se observa en la Figura 9.24,
consistente en la combinacin de lgica convencional esttica (redes NMOS y PMOS), y
dos transistores, un NMOS y otro PMOS, a la salida de la compuerta.
De acuerdo con la Figura 9.24, cuando el reloj que controla los transistores a la salida
de compuerta, se encuentra en 1, la salida viene determinada por las entradas a la misma
y por la funcin lgica que implementan las redes de transistores. Una vez la seal de reloj
cambia a 0, los transistores mencionados se ubican en corte, con lo que la salida queda en
alta impedancia y por tanto se memoriza el valor lgico computado anteriormente.
Obviamente, por el esquema mostrado, esta lgica requiere ms rea que la lgica
esttica convencional, adems de ser ms lenta por la presencia de los transistores mencionados en serie, adems de requerir la presencia de la seal de reloj y su complemento.

344

Red PMOS

Clk
Salida

Entradas
Clk

Red NMOS

Figura 9.24 Estructura bsica de la lgica C2MOS10

Por todo lo anterior su nico uso es formar estructuras con reloj y capacitancias de
memorizacin que sirvan de interfaz con otras lgicas dinmicas.

Lgica CMOS dinmica de precarga y evaluacun (PE Logic)

Como su nombre lo indica, en este tipo de lgica primero se realiza la precarga de la
salida hacia V DD mediante un transistor PMOS cuando CLK se encuentra en 0 (fase de
precarga), y despus se realiza un proceso de evaluacin del valor de la salida a travs
de un transistor NMOS, con CLK en 1 (fase de evaluacin). Si el valor de la salida debe
ser 1, entonces la red NMOS se debe encontrar en corte, sin existir camino a tierra y el
nodo de precarga permanece en 1, en un estado de alta impedancia. Si la salida debe
ser 0, la red NMOS se debe encontrar en saturacin, y el nodo de almacenamiento encuentra un camino a tierra y este se descarga a 0, como era de esperarse. En la Figura
9.25, se muestran dos configuraciones para este tipo de lgica.

Out

Out
Clk
Red NMOS
Red NMOS
Clk

a)

b)

Figura 9.25 Estructura de la lgica PE 11

10 RUBIO A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcnica de Catalunya, SL. Barcelona, 2003. pp 179,180,185
11 RUBIO A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcnica
de Catalunya, SL. Barcelona, 2003. pp 179,180,185

345

Esta lgica presenta el inconveniente de que las entradas slo pueden variar durante
la fase de precarga, ya que si lo hacen durante la fase de evaluacin podran dar lugar a
un valor errneo en la salida, esto lleva al inconveniente de no poder conectar compuertas lgicas PE en cascada.

X
Y

Precarga

CLK

Evaluacin

X
A

Valor
errneo

CLK
___

Figura 9.26 Funcin lgica X = ( A + B ) C , Y = X en lgica PE. Se presenta error cuando se evala el vector
12

ABC = (101)

Por ejemplo, en la compuerta de la Figura 9.26, se precarga el valor de X y de Y

a 1, durante la fase de precarga. Si el vector de entrada es ABC = (101) , entonces el
valor de X e Y de manera ideal es 0 y 1, respectivamente. Cuando se pasa de la fase
de precarga a la fase de evaluacin, entonces el valor de X comienza a descargarse;
sin embargo, mientras permanezca en un valor lo suficientemente grande para activar el
NMOS, entonces se descargar el valor de Y , produciendo un valor errneo en la salida.

Lgica CMOS DOMIN

Es una forma de lgica dinmica que produce compuertas que pueden ser conectadas en cascada. La Figura 9.27 muestra la estructura de esta compuerta.
VDD
VDD

NMOS
Logic
Gate

VOUT

VOUT
NMOS
Logic
Gate
Inverter Buffer

CLK

a)

VDD

PDN

VDD

QP
X

A
B
C

VDD

Inverter Buffer

Qc
b)

First Stage

Cascaded Stage

Figura 9.27 a) Compuerta lgica CMOS DOMIN 13, b) Esquema de dos compuertas CMOS DOMIN de entrada individual conectadas en cascada14
12 Rubio A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcnica
de Catalunya, SL. Barcelona, 2003. pp 179,180,185
13 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
14 Knauth L.A., Dynamic CMOS. EEE 425 Honors Project Fall 1997 Advisor: ZAck Ciccone.
http://www.lauraknauth.com/academic/DynCMOS.html

346

Se observa que es simplemente una compuerta lgica dinmica bsica con un inversor CMOS esttico conectado a su salida. La operacin de la compuerta es simple, durante la precarga, X se elevar a V DD y la salida de la compuerta Y estar a 0V . Durante
la evaluacin, dependiendo de la combinacin de la variable de entrada, X permanecer
alta y por tanto la salida Y permanecer baja, o descender a 0V y la salida Y se elevar
a V DD . Por tanto, durante la evaluacin la salida permanece baja o realiza slo una transicin de nivel bajo a nivel alto.
Para ver por que las compuertas CMOS DOMIN pueden ser conectadas en cascada, considere la situacin de la Figura 9.28.
VDD

VDD

QP1

Y1

X1

QP2
X2

Y2

I1
A

Q1

QC1

I2
CL2

CL1
Q2

QC2

Figura 9.28 Dos compuertas lgicas CMOS DOMIN de entrada simple conectadas en cascada 15

En la Figura 9.28 se muestran dos compuertas DOMIN conectadas en cascada.

Por simplicidad se muestran compuertas de una sola entrada. Al final de la precarga, X 1
estar a V DD , Y1 a 0V . Como en el caso anterior, suponga que A est alta al principio de
la evaluacin. Por tanto conforme se eleva, el capacitor C L 1 comienza a descargarse
haciendo que X 1 baje. Mientras tanto, la entrada baja en la compuerta de Q 2 mantiene
a Q 2 desactivado y C L 2 permanece totalmente cargado. Cuando v X 1 cae por debajo del
voltaje de umbral del inversor I 1 , Y1 se elevar y activar a Q 2 , que a su vez comienza a
descargar a C L 2 y hace que X 2 baje. Con el tiempo, Y2 se eleva a V DD .

Con base en esta descripcin, se ve que como la salida de la compuerta DOMIN

est baja al principio de la evaluacin, no ocurrir una descarga prematura del capacitor
en la compuerta subsiguiente en la cascada. Como se indica en la Figura 9.29, la salida
Y1 provocar una transicin de 0 a 1 en t PLH segundos (despus del borde ascendente
de reloj), subsecuentemente, la salida Y2 hace una transicin de 0 a 1 despus de otro
intervalo t PLH . La propagacin del borde ascendente a travs de una cascada de compuertas se parece a fichas de domin colocadas una junto a la otra que caen y derriban a
la siguiente, lo cual es el origen de su nombre. La lgica CMOS DOMIN se aplica en el
diseo de decodificadores de direcciones en chips de memoria, por ejemplo.
15 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing

347

VDD

Y2

Y1

0
t

Figura 9.29 Formas de onda durante la fase de evaluacin

La lgica dinmica posee la ventaja de reducir considerablemente los requerimientos

de rea de chip, ofrece operacin a alta velocidad y disipacin de potencia esttica cero
(o muy poca). Tambin posee desventajas en muchos efectos no ideales, los cuales ya
se analizaron. Se debe recordar que la disipacin de potencia dinmica es una cuestin
importante de lgica dinmica. Otro factor que deber ser considerado es el tiempo
muerto durante la precarga, cuando la salida del circuito an no est disponible.
Una alternativa a la lgica DOMIN es la lgica NORA DOMIN. En la Figura 9.30
se muestra la estructura bsica de la lgica NORA, que se caracteriza por la alternancia
de MOSFETs, en la lgica de bloques de PMOS a las compuertas de la lgica NMOS,
y as sucesivamente.
A pesar de que esta estructura en cascada elimina el problema de activacin de
los transistores de precarga y evaluacin de etapas encadenadas, el exceso de uso de
PMOS en la formacin de la lgica reduce la velocidad mxima de reloj y aumenta la superficie del sistema. Por esta razn, es preferible utilizar slo la NMOS y dejar el PMOS
como elementos de precarga.
VDD
Prechargue
NMOS
Logic
Gate

CLK

Evaluation

VDD

VDD

Evaluation

Prechargue

PMOS
Logic
Gate

CLK

Prechargue CLK

NMOS
Logic
Gate

Evaluation

Figura 9.30 Lgica NORA DOMIN 16

16 Knauth L.A., Dynamic CMOS. EEE 425 Honors Project Fall 1997 Advisor: ZAck Ciccone.
http://www.lauraknauth.com/academic/DynCMOS.html.

348

Otra consideracin de diseo para la lgica NORA, es cuando se necesitan combinar los
bloques de lgica dinmica NORA, con bloques de lgica esttica. Segn se observ con la
lgica DOMIN, solo se podr permitir en la salida un cambio de bajo a alto una vez, durante
la fase de evaluacin de la lgica NMOS y viceversa para el PMOS, de modo que slo un
nmero par de bloques estticos pueden ser utilizados entre dos bloques de lgica dinmica.
Otro inconveniente importante de esta configuracin, es el uso de las dos fases de
reloj. Para un circuito que opera a altas velocidades, el reloj se vuelve cada vez ms importante, dado que las seales de ambas fases de reloj deben ser entregadas casi en el
mismo instante para que el circuito funcione correctamente. El enrutamiento de una fase
de reloj para millones de elementos en un circuito hace que el retraso se minimice, lo que
resulta en un gran reto para los diseadores.
Siguiendo con los inconvenientes de esta configuracin, otro muy importante es el enrutamiento de una segunda fase de reloj a una cantidad similar de elementos del circuito,
de tal manera que el retardo se reduzca al mnimo en comparacin no slo a s mismo,
sino a la primera fase de reloj. El tiempo de demora entre la primera y la segunda fase del
reloj se conoce como asimetra de reloj o clock skew. La presencia de asimetra de reloj
en un circuito reduce la velocidad mxima de operacin de ese circuito, ya que la lgica
no se puede evaluar correctamente durante este tiempo de retardo (Figura 9.31). Esto
puede ser eliminado mediante el uso de una sola fase de reloj, true single-phase clocking
(TSPC), para el circuito de reloj.

Phase 1

Phase 2

Dead Time
Figura 9.31 Asimetra de reloj 17
17 Knauth L.A., Dynamic CMOS. EEE 425 Honors Project Fall 1997 Advisor: ZAck Ciccone.
http://www.lauraknauth.com/academic/DynCMOS.html.

349

Simulacin en PSpice de la lgica DOMIN

Simulacin del circuito de la Figura 9.28 en PSpice.
Mbreakp

Mbreakp

5Vdc _

V1 = 5
V
V2 = 0
+
_
TD = 1ns
TR = 1ns
TF = 1ns
PW = 50ns
PER = 20ns
0

M2
V1 = 5
V2
V2 = 0
+
M1
TD = 1ns
_
TR = 1ns
TF = 1ns
Mbreakn
PW = 50ns
M3
PER = 100ns

Mbreakp

M4

M9

M5

M10

M7
M8
V

C1

C2

Mbreakn

Mbreakn

0.01p

Mbreakn

0.01p

M6

Mbreakn
0

Mbreakp

Mbreakn

Figura 9.32 Circuito en PSpice de dos compuertas lgicas CMOS DOMIN de entrada simple conectadas en cascada

En las Figuras 9.33 y 9.34 se observan las grficas de los voltajes en el tiempo, de la
simulacin del circuito de la Figura 9.32. En la Figura 9.34 se puede observar en detalle
el retardo de las seales, efecto por el cual se le da el nombre de lgica DOMIN.
5.0V

4.0V

3.0V

2.0V

1.0V

0V
40ns
44ns
V(M3:g) V(M9:d)

V(M7:d)

48ns

52ns

56ns

60ns
Time

64ns

68ns

72ns

76ns

80ns

Figura 9.33 Grficas de los voltajes en el tiempo

5.0V

4.0V

3.0V

2.0V

1.0V

0V
52.0ns
52.2ns
52.4ns
V(M3:g) V(M9:d) V(M7:d)

52.6ns

52.8ns

53.0ns
Time

53.2ns

53.4ns

53.6ns

53.8ns

54.0ns

Figura 9.34 Grficas del cambio de los voltajes en el tiempo, despus de un borde ascendente de reloj.

350

Lgica NP DOMIN (o Zipper)

La diferencia con la lgica CMOS DOMIN, radica en que en esta lgica se elimina
el inversor ubicado en la salida. Con el fin de conectar las compuertas en cascada,
esta lgica alterna redes de transistores NMOS y PMOS. En la Figura 9.35 se puede
observar esta configuracin.
p blocks

a blocks

pre

cval

PMOS
Logic

CLK

pre

p blocks

pre

cval

NMOS
Logic

CLK

a blocks

NMOS
Logic

CLK

cval

Figura 9.35 Estructura bsica de la lgica NP DOMIN o Zipper18

La alternancia se produce debido a que una compuerta con red NMOS controla a
una compuerta con red PMOS, y viceversa. Esta limitacin se solucionar utilizando,
irnicamente, inversores de salida, ya que, con esto, la ventaja que pretenda presentar
esta lgica queda eliminada. Adicionalmente, se genera la necesidad de introducir un
reloj de dos fases; es decir, se requiere a CLK y a su complemento, para activar, respectivamente, la red NMOS y la red PMOS. Otro aspecto que debe tenerse en cuenta, ya en
la parte fsica, es el tamao de los transistores PMOS, que deben ser ms anchos que
los transistores NMOS, para que ambos presenten las mismas resistencias de paso. Lo
anterior conlleva a un incremento del rea, el cual implica a su vez un incremento en el
retardo y en el consumo.

Lgica TSPC (True Single Phase Clock Logic)

Esta lgica debe su nombre al hecho de que no requiere de un reloj con dos fases.
Al igual que la lgica Zipper, la lgica TSPC cuenta con dos tipos de compuertas: una red
de transistores NMOS y una red de transistores PMOS (Figura 9.36). La conexin entre
dichas redes se realiza utilizando una estructura que permite trabajar en pipeline (Figura
9.37). En la salida se encuentra una estructura similar a la utilizada en la lgica C2MOS,
para memorizar la salida. Este efecto de memorizacin, unido a la tcnica de intercalar
compuertas N y P, permite el uso de un reloj con una sola fase.
La lgica TSPC est entre las familias dinmicas ms rpidas, y tiene un gran atractivo por el nmero bajo de transistores empleados.
18 Jacomet M., VLSI System Design. http://www.scribd.com/doc/2898746/VLSI-system-design

351

CLK

CLK

Entradas

Lgica
N

OUT

Lgica
P

Entradas

CLK

CLK
OUT

CLK

CLK
a)

b)

Figura 9.36 Estructura bsica de la lgica NP DOMIN o Zipper19

Entradas

Bloque N

Bloque N

Bloque P

Bloque P

Precarga+
Latch salida

Evaluacin
Precarga+
Latch salida

Bloque P

Evaluacin

CLK

Precarga+
Latch salida

Bloque N

Evaluacin

CLK

Figura 9.37 Estructura bsica de la lgica NP DOMIN o Zipper20

Lgica CVSL DINMICA

En la lgica dinmica la informacin se representa mediante la tensin asociada a la
carga almacenada en un nodo, el cual se encuentra en una situacin de alta impedancia. La
compuerta bsica de la lgica CVSL dinmica o DCVSL (por sus siglas en ingles Dynamic
Cascode Voltage Switch Logic) se muestra en la Figura 9.38. Puede observarse en este caso
un transistor en serie con los bloques NMOS y conectado a tierra por el otro extremo; el cual
es controlado por una seal de reloj, que a su vez controla los transistores de pull-up PMOS.
Esta lgica se basa en la tecnologa pseudo-NMOS con la introduccin de ciertas modificaciones los cuales permiten eliminar los problemas de la lgica anterior. En la Figura 9.38
se observa que el esquema no es ms que dos compuertas DOMIN trabajando de forma
complementaria. La ventaja de esta lgica respecto a la DOMIN es una mayor flexibilidad
lgica al poder realizar cualquier funcin de forma inmediata, ya que siempre cuanta con la
seal y su complemento.
19 Rubio A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcnica de Catalunya, SL. Barcelona, 2003. pp 179,180,185
20 Rubio A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcnica de Catalunya, SL. Barcelona, 2003. pp 179,180,185

352

CLK

F
Red F

Entradas
diferenciales

Red F

CLK

Figura 9.38 Configuracin bsica de una compuerta DCVSL 21

Entre otras ventajas de la lgica DCVSL se encuentran la obtencin simultnea en

las salidas de la funcin lgica y su complemento, la disminucin de las capacitancias
parsitas en los nodos de salida (proveyendo mayor velocidad de respuesta) y la eliminacin de la disipacin de potencia esttica. Al existir los inversores a las salidas de
la configuracin aumenta el fan-out de la compuerta; sin embargo como desventaja se
encuentra un mayor requerimiento de rea activa, mayor cantidad de interconexiones y
mayor complejidad del diseo al requerir el complemento de las seales de entrada.

Variaciones en la configuracin de Lgica CVSL

Static Differential Split-Level Logic(SDSL)
En este tipo de configuracin se agregan dos transistores NMOS conectados por los
gates y a su vez conectados a un voltaje de referencia: V ref =V DD / 2 +Vth , esto para reducir
cambios lgicos inesperados en los nodos de salida. As las salidas se colocan a la mitad del
voltaje de alimentacin, lo cual permite un menor retardo en el proceso y menor disipacin
de potencia; pero al tener que aadir dos transistores mas, el rea del dispositivo aumenta.

DCVS-NORA
Otra familia de operacin dinmica es la DCVS-NORA (No Race), el cual incluye unos
pFETs ms para disminuir la competencia entre los dispositivos nFETs y pFETs. Esta familia es especialmente indicada para estructuras con pipeline, aunque tiene como desventaja
el uso de una mayor cantidad de transistores en configuracin cascode, la configuracin
bsica se muestra en la Figura 9.39.

21 Rubio A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcnica de Catalunya, SL. Barcelona, 2003. pp 179,180,185

353

dbil

dbil

q
out

rbol - NMOS

out

Figura 9.39 Configuracin DCVS-NORA.

EDCVSL Tipo I
La compuerta bsica de la lgica EDCVSL (por sus siglas en ingles, Enhanced Differential Cascode Voltage Switch Logic) tipo I se observa en la Figura 9.40. Cuando la seal de
control (CLK) se encuentra en nivel bajo 0, los transistores de precarga M 1 y M 2 conducen
colocando los nodos de salida al nivel de V DD ; adems, los transistores M 5 y M 6 no conducen, abriendo as el camino a tierra. Durante la fase de evaluacin, es decir cuando la seal
de control se encuentra en un nivel alto de 1, los transistores de precarga dejan de conducir
mientras que los transistores M 7 y M 8 conducen creando un camino para la corriente entre los transistores de precarga y el rbol lgico, dependiendo de las entradas. Por su parte
el transistor M 9 acta como una fuente de corriente dinmica, usada para limitar la corriente transferida por ese camino. Los transistores M 3 y M 4 aceleran la fase de evaluacin y
mantienen los niveles lgicos en las salidas.

Durante este proceso se generan dos corrientes I e IB ; I representa la corriente activada por el rbol lgico, mientras que IB representa la corriente proveniente
de la rama del
________
otro lado (del transistor M 9 ). Cuando IB es mayor que I , el voltaje en OUT cae ms rpido
que el voltaje en OUT; logrando de esta manera la conmutacin de las salidas.
Con la configuracin EDCVSL se obtiene un desempeo asimtrico en las salidas, donde una salida es ms rpida que la otra. No obstante la salida con menor velocidad presenta
un consumo mucho menor de potencia, debido al menor flujo de corriente.

354

OUT
M1

CLK

OUT

M3

M4

M2
CLK
M6

M5
INPUTS

M7
Logic Tree
M9
1B

l
CLK

MB

Figura 9.40 Configuracin EDCVSL tipo I 22

EDCVSL Tipo II
La compuerta bsica de la lgica EDCVSL tipo II, que evita los problemas de asimetra de la lgica EDCVSL tipo I, se observa en la Figura 9.41. Por su parte en esta configuracin, el transistor M 9 es controlado por una salida intermedia ubicada en la fuente
del transistor M 5 , lo cual permite almacenar un nivel alto en el transistor M 9 cuando no
hay conduccin de corriente en el rbol lgico, o un nivel bajo en el caso contrario.
La ventaja de los dos tipos de lgica EDCVSL radica en la reduccin del nmero de
interconexiones y la simplificacin del rbol lgico al eliminar las seales de entrada complementadas. Adicionalmente, con la lgica EDCVSL se puede emplear solo la estructura
paralela para la evaluacin, mientras que con la lgica DCVSL se requieren siempre las
dos estructuras (serie y paralela).
OUT

CLK

M1

OUT

M3

M4

CLK
M6

M5
INPUTS

M2

M7
Logic Tree
M9
1B

l
CLK

MB

Figura 9.41 Configuracin EDCVSL tipo I 23

22 KANG D.W., KIM B.Y., Design of Enhanced Differential Cascode Voltage Switch Logic (EDCVSL)
circuits for high fan-in gate. Department of Electrical and Computer Eengineering. Northeastern University.
23 KANG D.W., KIM B.Y., Design of Enhanced Differential Cascode Voltage Switch Logic (EDCVSL)
circuits for high fan-in gate. Department of Electrical and Computer Eengineering. Northeastern University.

355

Ejemplos CVSL

AND-NAND de 4 entradas
OUT

OUT

CLK

CLK

A
B
A

D
C
D

CLK

Figura 9.42 AND-NAND de 4 entradas, en lgica DCVSL

OR-NOR de 4 entradas
OUT

OUT

CLK

CLK

A
B

C
D

CLK
Figura 9.43 OR-NOR de 4 entradas, en lgica DCVSL

356

XOR-XNOR de 2 entradas

Figura 9.44 XOR-XNOR de 2 entradas, en lgica CVSL 24

M2

M8

PMOS
PMOS

+
_

V1

M1

M3
NMOS

NMOS

M4

M5
NMOS

NMOS

V
NMOS

M6

NMOS

V
V1 = 0
V2 = 5
TD = 0
TR = 1u
TF = 1u
PW = .5m
PER = 1m

+
_

V4

+
_

V2

V1 = 0
V2 = 5
TD = 0
TR = 1u
TF = 1u
PW = 1m
PER = 2m

M7

V
V1 = 0
+ V5 V2 = 5
_
TD = 0
TR = 1u
TF = 1u
PW = 1m
PER = 2m

+
_

V3

V1 = 0
V2 = 5
TD = 0
TR = 1u
TF = 1u
PW = .5m
PER = 1m

Figura 9.45 Circuito en PSpice de la compuerta XOR-XNOR de 2 entradas, de la figura 9.41

24 Tenhunen H. Circuit techniques for CMOS logic. Kungl Tekniska Hgskolan. http://www.eet.bme.
hu/~benedek/CAD_Methodology/Courses/logicdesign/CMOSlogi.pdf

357

5.0V
a)

2.5V
0V
V(V2 : +)
5.0V

b)

2.5V
0V
V(V5 : +)
5.0V

c)

2.5V
0V
V(V3 : +)

5.0V
d)

2.5V
0V
V(V4 : +)
2.0V

e)

1.0V
0V
V(M2 : s)

2.0V
f)

SEL
0V
0s

2ms

4ms

6ms

V(M3:d)

8ms

10ms

Figura 9.46 Resultados de la simulacin. a) A, b) A, c) B, d) B, e) XNOR, y f) XOR

BUFFER / INVERSOR
Para ilustrar el funcionamiento bsico de la lgica CVSL, se estudiara el circuito de
un buffer/inversor simple
como el mostrado en la Figura 9.47. Este usa entradas com___
A
plementarias
y A las que estn asociadas con los voltajes V A y V __ respectivamente.
A
Idealmente estn relacionadas porV A +V __ =V DD .
A __

Las salidas esta determinadas por f y f y estn definidas como se muestra. Estas son
descritas por V f y V f__ dondeV f +V __ =V DD . A travs del anlisis, es importante recordar que
f
el switcheo de este circuito se basa en la diferencia de las seales (V A ,V __ ) y (V f ,V __ ) , y no
f
A
en los voltajes individuales.

Ya que los FETs Mn 1 y Mn 2 pueden ser modelados como

interruptores controlados
___
por voltaje, la operacin es simple. Suponiendo que A = 1 y A = 0 , los voltajes de entrada
son V A =V DD y V A__ = 0 , as que Mn 2 est activo y Mn 1 est en corte. Como Mn 2 est conduciendo, V DSn 2 0V y la variable de salida f es cero. La accin de realimentacin
del latch
__
V
Mp
2
__ =V DD
a__ conduccin,
el cual genera f
, que corresponde a f 1 . Con lo que
conduce a
__
se tiene que f = A y f = A . El caso contrario se obtiene a travs de un anlisis parecido.
VDD

Mp1

+
_

VSGp1

VSGp2

+
_

VDSp2

VDSp1
f

Mp2

Vf

Vf

_
A

+
_

VA

+
_VDSn1

+
VDSn2
_

Mn1

Mn2

V_A

Figura 9.47 Buffer/Inversor CVSL

358

A continuacin se muestran los resultados obtenidos al realizar una simulacin en

ORCAD del Buffer/Inversor de la figura 9.47.
VCC

VCC
MbreakP
A

+
_

5dc

M5

V3

V1 = 0
V2 = 5
TD = .25m
TR = 10 u
TF = 10u
PW = 0.25m
PER = 0.5m

Aneg

+
_

M6

V4

MbreakN

0
0

Figura 9.48 Configuracin utilizada para generar A y A .

VCC

M3

MbreakP

M4

MbreakP

V
fneg

M1

M2

Aneg

A
MbreakN

MbreakN

Figura 9.49 Buffer/Inversor utilizado para la simulacin

359

5.0V

2.5V

0V
V(A)
5.0V

2.5V

SEL
0V
V(Aneg)

5.0V

0V

-5.0V

0s

0.4ms

0.8ms

1.2ms

V(f) - V(fneg)

1.6ms

2.0ms

Figura 9.50 Comportamiento del buffer/inversor.

100uW

50uW

0W
W(M4)
40uW

20uW

0W
400uW

W(M3)

200uW

0W
20uW

W(M2)

10uW
SEL
0W

200us

300us

400us

500us

W(M1)

Figura 9.51 Consumo de potencia en los diferentes mosfet.

360

600us

__ __ __ __

__

FuncinQ = AB C D + A ( B + C + D )

Para la implementacin de rboles lgicos ms complejos se pueden emplear algoritmos

de reduccin, los cuales proveen una manera casi automtica de disear la lgica a emplear.
Como se mencion anteriormente, este tipo de lgica tiene ventajas con respecto a
otras familias lgicas y maneras de construccin de funciones lgicas, analicemos ahora
un pequeo ejemplo que ilustra un poco estas ventajas. En la Figura 9.52(a) se muestra un circuito CVSL que emplea 12 dispositivos, su principal ventaja es la disminucin
en consumo de potencia y aumento de velocidad de operacin; al realizar esta misma
aplicacin mediante el uso de compuertas NAND de tecnologa CMOS se emplean 5
elementos como se muestra en la figura 52(b), lo que implica un total de 28 dispositivos,
sin tener en cuenta los inversores adicionales si se quiere una salida complementada. Al
emplear lgica CMOS complementaria, se emplean un total de 16 transistores, por lo que
se puede observar una reduccin de 6 PMOS en CVSL, y por lo tanto una disminucin en
la capacitancia de entrada del circuito.
VH
P

Q
A

D
B
C

N C

A
B

N A
(a)

N D

N B

C
D

A
B

12 DEVICES

Q= ABCD + A(B+C+D)

Q
A
C
28 DEVICES

A
D

(a)

(b)

Figura 9.52 (a) Implementacin en CVSL de la funcin Q. (b) Implementacin en compuertas NANDCMOS de la funcin Q.

Compuerta XOR de dos entradas

A continuacin se muestran los resultados encontrados al simular una compuerta
XOR usando lgica CVSL y su comparacin con una XOR de lgica CMOS.

361

VCC

MbreakP

MbreakP

M9

M10
Q

Qneg

V
M11

M7

Aneg

M14

M8

A
MbreakN

MbreakN

MbreakN

MbreakN

M13

M12

Bneg
MbreakN

MbreakN

Figura 9.53 Configuracin de compuerta XOR CVSL

5.0V

2.5V

0V
V(A)
5.0V

2.5V

0V
V(Aneg)
5.0V

0V

SEL
-5.0V

0s

0.2ms
V(Q) - V(Qneg)

0.4ms

0.6ms

0.8ms

Figura 9.54 Comportamiento de la compuerta XOR CVSL

362

1.0ms

5.0V

0v
Probe Cursor
A1= 251.341u,
A2= 251.690u,
A3= -349.287n,

-5.0V
250.76us

251.00us

251.5us

V(Q) - V(Qneg)

-3.9992
4.0559
-8.0551

252.00us

252.46us

Time

Figura 9.55 Tiempo de subida para la XOR CVSL

5.08V

4.00V

2.00V
Probe Cursor
A1= 513.291u,
A2= 518.064u,
dif= -4.7733u,

0V
506.54us
V(out)

510.00us

520.00us

515.00us

545.091n
4.5875
-4.0424

525.00us

529.00us

Time

Figura 9.56 Tiempo de subida para la XOR CMOS 4070

363

Ejemplos resueltos de circuitos

lgicos dinmicos
1. Con base en el circuito lgico dinmico simple de la Figura 9.1, bosqueje circuitos
completos para las compuertas NOT, NAND y NOR, las dos ltimas con dos entradas y un circuito para el cual Y = AB + CD .

Desarrollo

En todos los diseos siguientes, la salida de las compuertas es la que va al canal A

del osciloscopio.

Figura 9.57 Diseo compuerta NOT con lgica dinmica

Figura 9.58 Diseo compuerta NAND con lgica dinmica

364

Figura 9.59 Diseo compuerta NOR con lgica dinmica

Figura 9.60 Diseo de funcin Y = AB+ CD con lgica dinmica

2. En ste y el siguiente problema se investiga la operacin dinmica de una compuerta

NAND de dos entradas realizada en la forma lgica dinmica y fabricada en una tecno'
'
2
loga de proceso CMOS para la cual k n = 3k p = 75 A /V , Vtn = Vtp = 0.8V y V DD = 3V .
Para mantener C L pequea, se utilizan dispositivos NMOS de tamao pequeo para los
cuales W / L = 1.2 m / 0.8 m (se incluye Qe ). El transistor PMOS de precarga Q p tiene
2.4 m / 0.8 m . Se determina que la capacitancia C L es de 15fF . Considere la operacin de precarga con la compuerta de Q p a 0V y suponga que con t = 0 , C L est totalmente descargada. Se desea calcular el tiempo de elevacin del voltaje de salida, definido como el tiempo para que v Y se eleve del 10% al 90% del valor final de 3V . Encuentre
la corriente con v Y = 0.3V y la corriente con v Y = 2.7V , luego calcule un valor aproximado
para t r ,t r = C L (2.7 0.3) / I prom donde I prom es el valor promedio de las dos corrientes.

365

Desarrollo
Para v Y = 0.3V
Para v Y = 2.7V
Luego

Finalmente

i DP =

( )(

1 75
2.4
(3 0.8)2 = 181.5 A
3
0.8
2

( 3 )(

i DP = 75

2.4

0.32

3
0.8
0.3
(
)
= 46.1 A
0.8
2
181.5 + 46.1
= 113.8 A
2

I prom =

15
t TLH = t r = 15x 10 (2.7 0.3)

113.8

x 106 = 316 ps

3. Para la compuerta que se especific en el problema anterior, evale el retardo

de propagacin de nivel alto a nivel bajo, t PHL . Para obtener un valor aproximado de
t PHL reemplace los tres transistores NMOS en serie con un dispositivo equivalente y
encuentre la corriente de descarga promedio.

Desarrollo

Para los tres transistores NMOS en serie la longitud equivalente es 3Ln = 3( 0.8 ) = 2.4 m
Entonces para v Y = 0.3V

Y para v Y = 1.5V
Luego

Finalmente

iD =

1
75) 1.2
(3 0.8)2 = 90.75 A
(
2.4
2

i D = 75 1.2

1.52
3 0.8 ) 1.5
(

= 81.56 A
2.4
2
90.75 + 81.56
= 86.15 A
2

I prom =

15
t TLH = 15x 10 (3 1.5)

366

86.15

x 106 = 261 ps

4. La corriente de fuga en una compuerta lgica dinmica hace que el capacitor C L

se descargue durante la fase de evaluacin, incluso si la PDN no conduce. Para
C L = 30fF e I fuga = 1012 A , encuentre el tiempo evaluado ms largo admisible si la decadencia del voltaje de salida se tiene que limitar a 0.5V . Si el intervalo de precarga
es mucho ms corto que el tiempo mximo admisible evaluado, encuentre la frecuencia de cronometraje mnima requerida.

Desarrollo
Para un voltaje de salida de 0.5V

t =C

I fuga

30x 1015 x 0.5

= 15ms
1012

Si el intervalo de precarga es mucho ms corto que el evaluado, el periodo de la mnima

frecuencia de cronometraje requerida puede ser tan grande como 15ms , por lo tanto

f min =

1
= 66.66Hz
15x 103

Simulaciones

ara las simulaciones se tomaran las compuertas del ejemplo 1, estas son una
NOT, NAND, NOR y una funcin Y = AB + CD . Estas simulaciones se realizaron
con la herramienta PROTEUS.

Compuerta NOT

En la Figura 9.61 se observa el diseo de la compuerta NOT. En el canal A del osciloscopio se puede ver la salida de la compuerta, y en el canal B se puede ver la entrada de la
seal tipo pulso. En los drenajes de los transistores Q1 y Q3 se encuentran las entradas
tipo Clock, caracterstico de esta lgica dinmica.

367

Figura 9.61 Compuerta NOT

Figura 9.62 Simulacin compuerta NOT

Compuerta NAND
La Figura 9.63 nos muestra una compuerta NAND de dos entradas. El canal A del
osciloscopio nos muestra la salida del circuito y los canales B y C nos muestran las entradas del circuito tipo pulso. En los drenajes de los transistores Q 1 y Q 3 se encuentran
las entradas tipo Clock, caracterstico de esta lgica dinmica.

368

Figura 9.63 Compuerta NAND

Figura 9.64 Simulacin compuerta NAND

Compuerta NOR
La Figura 9.65 nos muestra una compuerta NOR de dos entradas. El canal A del osciloscopio nos muestra la salida del circuito y los canales B y C nos muestran las entradas
del circuito tipo pulso. En los drenajes de los transistores Q 1 y Q 3 se encuentran las
entradas tipo Clock, caracterstico de esta lgica dinmica.

369

Figura 9.65 Compuerta NOR

Figura 9.66 Simulacin compuerta NOR

Funcin Y = AB + CD

La Figura 9.67 nos muestra una compuerta cuya funcin lgica es Y = AB + CD de

cuatro entradas. El canal A del osciloscopio nos muestra la salida del circuito y los canales B y C nos muestran las entradas del circuito tipo pulso. Por simplicidad, todos las
entradas tipo pulso se tomaron a una misma frecuencia

370

Figura 9.67 Compuerta funcin

Y = AB + CD

Figura 9.68 Simulacin compuerta

Y = AB + CD

371

CAPULO

10

Celdas Estndar

Introduccin

ntes de iniciar con la explicacin de todos los aspectos referentes al diseo con
celdas estndar, debemos hacer una pequea retrospectiva de cul fue el motivo del nacimiento de este tipo de tecnologa, el cual se bas en la metodologa
ASIC (circuito integrado para aplicaciones especficas) (por sus siglas en ingles
application-specific integrated circuits), es un circuito integrado hecho a la medida para
un uso en particular, en vez de ser concebido para propsitos de uso general. Por ejemplo, un chip diseado nicamente para ser usado en un telfono mvil es un ASIC. Por
otro lado, los circuitos integrados de la serie 7400 son compuertas lgicas que se pueden
utilizar para una multiplicidad de aplicaciones. En un lugar intermedio entre los ASIC y los
productos de propsito general estn los ASSP (productos estndar para aplicaciones
especficas) (por sus siglas en ingls, application-specific standard product).
A mediados de 1980, un diseador elega a un fabricante de ASIC, y luego implementaba el diseo utilizando las herramientas provistas por ese fabricante en particular. A pesar
de que existan herramientas de diseo provistas por terceros, no haba un enlace efectivo
entre stas y los procesos productivos de los fabricantes. Una solucin a este problema,
que adems permiti aumentar la densidad de los ASIC, fue la implementacin de Celdas
Estndares (Standard Cell). Cada fabricante de ASIC creaba bloques funcionales con caractersticas elctricas conocidas, tales como los tiempos de propagacin, capacitancias e
inductancias, que podan ser representadas en las herramientas desarrolladas por terceros. El diseo basado en Celdas Estndares es el uso de estos bloques funcionales para
alcanzar densidades de compuertas muy altas, y un buen desempeo elctrico. Este tipo
de diseo se ubica entre diseo de matriz de compuertas, y el diseo hecho totalmente a la
medida, en trmino de los costos fijos y de fabricacin de cada unidad.
Hacia finales de 1980, estuvieron disponibles las herramientas de sntesis lgica,
tales como el Design Compiler. Estas herramientas podan compilar descripciones HDL
en una lista de nodos al nivel de compuertas. Esto dio paso a un estilo de diseo llamado
Diseo basado en Celdas Estndares.

375

Celdas estndar
Definicin Celdas Estndar
Hablar de Celdas Estndar es hablar de una de las metodologas de diseo de Circuitos
Integrados para Aplicaciones Especficas (ASICs), que permite realizar un diseo completo
de un circuito integrado con base en la interconexin de elementos lgicos y predefinidos.
La fabricacin completa de celdas estndar permite un buen aprovechamiento de la
superficie de la oblea de silicio, por cuanto se incorporan slo las celdas funcionalmente
necesarias, ya optimizadas en su diseo, y tales celdas se posicionan (mediante algoritmos de placement y routing) de forma que su interconexin sea lo ms directa posible;
por lo tanto permite fabricar un mayor nmero de unidades en cada oblea.
La diferencia entre celdas estndar y los diseos por arreglo de compuertas (gate array)
(correspondientes a diseos partiendo de compuertas prefabricadas), radica en que en el
segundo no es posible utilizar todas las compuertas prefabricadas, ni tampoco conseguir
un ptimo aprovechamiento de estas), pero disminuye fuertemente el costo de la inversin
inicial, ya que solamente se hace necesario personalizar las mscaras y las etapas de fabricacin correspondientes a las conexiones (las lneas de metal); elegir entre cualquiera
de los dos mtodos de fabricacin de un ASIC depende del nmero de ejemplares que se
vayan a integrar, es decir, bsicamente del proceso que salga menos costoso.

Standard Cell

Diseo lgico

Los procesos de diseo y fabricacin de celdas estndar utilizan las siguientes etapas:
1.
2.
3.
4.
5.
6.
7.
8.
9.

Especificaciones / Requisitos
Descripcin funcional del comportamiento
Diagrama de bloques
Esquema circuital con Celdas bsicas prediseadas
Colocacin y conexin (Placement & Routing)
Sustitucin de las celdas por el dibujo de zonas (layout)
MSCARAS
Proceso de integracin
Test de los circuitos fabricados

Las celdas bsicas tienen dimensiones geomtricas ajustadas entre s, para facilitar
el encaje de unas con otras. Las tareas de ubicacin y conexin de las celdas (placement
and routing) son ejecutadas con la ayuda de potentes herramientas informticas y suelen
ser realizadas por el diseador, en contacto y colaboracin directa con el fabricante. La
sustitucin de las celdas por su layout es realizada directamente por el fabricante.
La descripcin del circuito puede ser grfica (captura de esquemas) o textual (lenguajes de descripcin circuital o descripcin de hardware) o mezcla de ambas. A medida
que aumenta la complejidad de los circuitos integrados resultan cada vez ms tiles los
lenguajes de descripcin circuital (VHDL, Verilog, etc.) que permiten describir un circuito

376

a travs de su funcionamiento, sin descender a su configuracin (compuertas, biestables

o bloques); de construir tal configuracin se encarga el correspondiente compilador.

Standard Cell

Diseo lgico

En cuanto al proceso de fabricacin con gate array, o de mdulos equivalentes sobre

los cuales se configurarn las celdas de la librera (por conexin mediante las capas de
metales), las etapas de fabricacin son las siguientes:
1. Especificaciones / Requisitos
2. Descripcin funcional del comportamiento
3. Diagrama de bloques
4. Esquema circuital con Celdas bsicas prediseadas
5. Configuracin de las celdas sobre Mdulos Prefabricados
GATE ARRAY
6. MSCARAS DE METALES
7. Integracin de los metales
8. Test de los circuitos fabricados

El proceso de diseo de un circuito integrado digital (en sus diferentes modalidades)

se desarrolla sobre computador, en forma de tareas de tipo CAD, para cuya ejecucin
se dispone de eficaces y potentes aplicaciones informticas. Las herramientas que se
utilizan para el diseo digital con circuitos programables y para el diseo de circuitos integrados especficos (a fabricar posteriormente, ASIC) son bsicamente las mismas y se
emplean de la misma forma, diferencindose luego en la forma de compilar el diseo y
en los resultados de tal compilacin.
La complejidad de las celdas puede variar desde el pequeo nivel de integracin
(como por ejemplo compuertas y latchs) hasta componentes de alto nivel de integracin
(como memorias y unidades aritmticas de punto flotante).
La configuracin del layout para un circuito integrado diseado con celdas estndar
(Figura 10.1) consta de las siguientes partes:
Celdas. Zonas en las cuales se colocan los elementos de pequea y mediana
escala de integracin.
Corredores o canales de ruteo. Sectores utilizados para la interconexin de las celdas.
Bloque Funcional. Lugar en donde se colocan los elementos de alto nivel de integracin.
PADs. Permiten la interfaz entre la lgica interna y el exterior del circuito integrado.

377

PADS
Celdas
Canal de ruteo
Celdas
Canal de ruteo
Celdas
Canal de ruteo
Bloque
Funcional

Celdas
Celdas

Bloque
Funcional

Celdas
PADS
Figura 10.1 Layout funcional tpico de un CI con celdas Estndar

La fabricacin de un circuito integrado con esta metodologa, es la misma que la de

un circuito diseado en forma full custom, pues es preciso realizar sobre el silicio todas
la etapas de proceso CMOS.

Figura 10.2 Celda estndar

378

VDD

VDD

In1

Out

In2
VDD

VDD

In1
In1
Out

Out

Nandx2

In2
VSS

VSS

In2
In1

Out

In2

VSS
Logic Symbol

Layout = standard gate representatior

Schematic = gate representation

Figura 10.3 Ejemplo de celda estndar, tipo NAND1

Caractersticas Generales
Una celda tiene dos lados libres (superior e inferior, usados para su interconexin) y
dos lados de vnculo con otras celdas (izquierdo y derecho, usados para su alimentacin).
Su forma es rectangular y se ubican yuxtapuestas, por lo que estn obligadas a tener
todas la misma altura h.
El ancho h de una celda es un mltiplo entero w del ancho elemental w e (Figura 10.4).

Una fila de celdas consiste en un conjunto que sigue las reglas de disposicin enunciadas y se ubican paralelas entre s dentro del sistema como se ilustra en la Figura 10.4.
Entre las filas se encuentra el corredor o canal de ruteo a travs del cual se encaminan
las lneas de interconexin, el cual no tiene restriccin en cuanto a su anchura, c. a excepcin de las filas del sistema, nicamente se fijan restricciones para las celdas que
ocupan las celdas asociadas a los pads, que son especficas.
Wc

Fila 1
Corredor
Fila 2
It=

Corredor
Fila 3

It
Corredor

Fila 4

Figura 10.4 Disposicin General de las Celdas

1 Dain Clain. CMOS IC layout, Concepts, methodologies and tools. Newnes. 1999

379

La unidad de medida utilizada en el diseo de las celdas es la longitud elemental ,

por lo tanto las dimensiones de cada uno de los componentes del sistema debern ser
un nmero entero de veces , el cual depende del proceso y puede ser 1m 0,75m en
1.5 o 1.2 micras respectivamente.
En el diseo de un chip se deben tener en cuenta tres factores muy importantes, a saber:
rea y Dimensiones. Toda celda ocupa un rea del chip y tiene una forma geomtrica asociada que se debe tener en cuenta para la densidad de integracin.
Puertos. Es tal vez el factor ms importante ya que de la ubicacin de stos depende el enrutamiento del camino de datos y los puntos de alimentacin de la celda.
Estrategia de Interconexin. Las celdas deben ser cableadas juntas usando capas
interconectadas.

Descripcin Geomtrica

El tamao de la celda se representa con los parmetros h y w e , donde h es la altura

de la celda y w e es el ancho de la misma (generalmente de forma rectangular), dichos
parmetros dependen en gran medida de los puntos de contacto que conectan la celda
con el exterior por medio de lneas de metal, siempre en nmero par, es decir que las dimensiones sern un nmero par de veces , . Adicional a las dimensiones de los materiales es pertinente revisar dentro de las reglas de diseo, los espaciamientos especificados
entre las lneas de interconexin del mismo material y entre diferentes.
Otros parmetros que se tienen en cuenta diferentes a los geomtricos en el diseo de
celdas corresponden al voltaje (swing), el sesgo de corriente y el margen de ruido, parmetros que unidos a la geometra de diseo, permiten hacerse a una idea del tipo de celda que
se busca, an sin tener en cuenta caractersticas como las velocidades de los transistores.
Los ltimos parmetros de diseo a tener en cuenta son las restricciones que presenta el desarrollo, las cuales son:

Para el metal:
Ancho mnimo de lneas de metal: 3.
Ancho de la cinta de metal de alimentacin: 10, (Metal 2).
Espacio mnimo entre lneas y bordes superior e inferior de la cerda: 10.
Espacio mnimo alrededor de lnea de metal: 2, a cada lado.

Para pozo n (Figura 10.5):

Ancho mnimo del pozo: 30 (la mitad del tamao de la celda).
Distancia mnima entre el pozo y el borde de la celda: 7.

380

30
60

Figura 10.5 Regiones permitidas para pozo n

reas activas Polisilicio y metal1:

Ancho mnimo entre regiones activas a distinto potencial: 4 (2 en cada lateral de
una regin rectangular).
Ancho mnimo entre polisilicio y metal1: 3 (2 en cada lateral de la regin).
Ancho de las vas de metal: 4.
Dimensiones entre conexiones de metal 1 y metal 2: Cuadrados de lado 2.
Lneas horizontales de metal 2 y lneas verticales de metal 1.
Ancho de corredor de lneas de metal 2: c =
(N
nmero de lneas horizontales de metal 2.

)+

=(

) , donde N es el

Contactos y vas:

Recomendable no pasar ninguna va por los caminos de metal2 de alimentacin.

Los contactos deben colocarse teniendo en cuenta 1 alrededor de la celda sin
considerar que las capas salgan de ella.
Los contactos se notan con una B bottom o una T top al principio, segn el lugar donde vallan a colocarse para conectar y haciendo un conteo de izquierda a
derecha empezando por 1, definiendo as si son entradas o salidas as como NC
para los pines sin conexin.

381

IN1
NC

Out1
Funcin
Out2

IN2

Figura 10.6 Diagrama de bloques

Es decir, por ejemplo en la Figura 10.6, la entrada uno IN1 correspondera a T1, y la
entrada dos IN2 a B2, a su vez la salida Out1 a B8 y la salida Out2 a T7 y a B7 as:
Out2 (T7, B7). El T4 no se conecta.
Anchura mnima de contactos y vas: 2.
Las muescas son tratadas como espacios y llevan las mismas reglas de diseo de
los espaciamientos.
No se permiten ngulos diferentes a mltiplos de 90.
No se permiten parmetros de diseo inferiores a 22 en ninguna de las capas.

Descripcin elctrica
Parte del diseo de la celda corresponde a su caracterizacin elctrica, que debe estar establecida para realizar la simulacin. Dicha caracterizacin hace referencia a:
Temperatura de operacin de los dispositivos: Valor nominal: 27C,intervalo entre -25 y 85C.
Tensin de alimentacin:Valor nominal: 5V, intervalo entre 4.5 y 5.5V.
Capacitancia de carga:Valor nominal: 0.5pF, intervalo entre 0 y 5pF.
Tiempos de transicin:Valor nominal: 1ns, intervalo entre 0 y 5ns.
Para las pruebas en las simulaciones se toman generalmente los valores nominales
de los parmetros, sin embargo se hacen pruebas para los casos extremos en donde
para el caso de funcionamiento rpido se usa la temperatura menor, la mayor alimentacin y los tiempos ms cortos con los modelos rpidos de transistores, mientras que en
el caso de funcionamiento ms lento se emplean los valores contrarios.

382

Consumo de Potencia
La potencia que toma la fuente de alimentacin permite determinar las corrientes que
soportarn los contactos y las vas, de manera que se puedan dimensionar la cantidad
de cada uno de ellos.
La capacitancia de entrada tambin hace parte de los parmetros bsicos en el diseo de celdas estndar y est definida como la cantidad de carga ingresada a la entrada
correspondiente, sobre la variacin de tensin producida por dicha carga:

c=

q
V

(1.1)

Una estimacin vlida para calcular la capacitancia corresponde al rea total de las compuertas vistas desde la entrada por el valor de capacitancia C definida en las reglas de diseo.

c = h *w *C

(1.2)

En la Figura 10.7 se observa un ejemplo de layout con celdas estndar para una compuerta
respetando las reglas de diseo.

Figura 10.7 Layout de Nivel 12

Celdas en L-Edit
L-Edit provee comandos muy potentes para la creacin, edicin y aplicacin de celdas en
la diagramacin de layouts. Dichos comandos se encuentran en el men Cell de la barra de herramientas. Esta herramienta permite asignar nombre a cada celda realizada y al archivo como
tal, de manera que las celdas realizadas puedan ser reutilizadas en el mismo u otro archivo.
2 Pea Martinez, Ana.

Design of MOS Current-Mode Logic Standard Cells

383

Cuando se finaliza la edicin de una celda, hay tres opciones:

La celda editada puede ser guardada simplemente abriendo una nueva celda.
La celda puede ser renombrada usando el comando Rename del men Cell.
Guardar la celda original intacta utilizando el comando Close As, pero guardando
una nueva celda con los cambios realizados bajo otro nombre.
A las celdas guardadas se puede acceder a travs del comando Instance, el cual al
ser ejecutado muestra una lista de celdas disponibles. Esta lista constituye la biblioteca del
archivo; donde se pueden eliminar las celdas no deseadas a travs del comando Delete y
el comando para deshacer alguna accin es Revert Cell.
En L-Edit el diseo se hace a partir de primitivas (objetos geomtricos como rectngulos y polgonos), lo que genera un estructurado jerrquico que permite construir celdas de
complejidad variable, desde compuertas simples hasta bloques funcionales de gran escala.
Luego de construidos estos bloques pueden ser reducidos de nivel, es decir, se pueden
convertir en celdas primitivas mediante el comando Flatten; al utilizar dicho comando es
necesario estar muy seguros de la conversin, ya que ste proceso no se puede revertir.

Layout de un Chip
El diseo de grandes bloques funcionales requiere un enfoque jerrquico. Primero
las compuertas lgicas individuales se crean y guardan como celdas. Estas pueden ser
usadas para crear grandes celdas y as sucesivamente hasta obtener el bloque final.

Grupo de Seales

Las seales digitales pueden ser agrupadas en dos grandes categoras: datos y control. En general, los bits de datos son codificados en segmentos de informacin, como
nmeros o smbolos, siendo procesados por el sistema. Los bits de control, de otro lado,
determinan las operaciones que los bits de datos deben realizar.
El diseo de una red digital puede ser dividido usualmente en dos sub-problemas, el
diseo del camino de datos lgico, centrado en la creacin de funciones que procesan
las cadenas de datos y el diseo del camino de control que determina la ruta que seguirn los datos durante la operacin. Las seales de control son usadas para activar las
cadenas de datos desde las compuertas en el orden apropiado.
Aunque existen excepciones, el camino de datos lgico tiende a ser localizado y
puede ser contenido en celdas unitarias. Las seales de control usualmente se aplican a
bloques funcionales y deben ser enrutadas a varios puntos.

El Floorplan

El plano del dispositivo (Floorplan) muestra la localizacin y el rea utilizada por las
funciones lgicas en el chip terminado. Canales de enrutamiento de las lneas de datos,
relojes y seales de control son determinados por comparacin entre el diseo lgico y
el diseo fsico del plano.
La creacin del plano permite el mejoramiento de cada uno de los niveles de diseo,
pues a travs de ste son estudiados cada uno de los bloques funcionales y las interconexiones requeridas de manera minuciosa (tamaos, distancias), asegurando obtener
una eficiente velocidad de transmisin de datos.

384

Interconexiones
Es tal vez el factor ms limitante en un sistema de alta densidad. Por esta razn deben tenerse en cuenta las siguientes reglas:
Dentro de una capa, deben ser lo ms angostas posible al igual que la separacin
entre ellas.
Los contactos y vas deben ser generados en los alrededores de las mismas.
De esta manera se evitar la insercin de grandes capacitancias parasitas debidas
al acoplamiento elctrico entre las lneas de las capas, lo cual se denomina crosstalk y
causa errores en la transmisin de los datos.

Padframes

Se denominan de esta manera las regiones de metal que permiten la conexin entre
los circuitos internos y los pines del empaquetado del Circuito Integrado.

Distribucin Global de Seales

La topologas de la red de interconexin estn generalmente basadas en simetras

geomtricas, en un esfuerzo por asegurar que cada lnea entregue la misma seal al receptor sin importar su ubicacin.

Distribucin de Potencia

Todos los circuitos integrados requieren buses de lneas de distribucin de potencia

para suministrar corriente a las entradas. Usualmente, se usa uno positivo (VDD) y una
tierra (VSS) que deben estar alrededor del circuito. Es importante utilizar una geometra
regular que se acomode a las celdas lgicas.

Funcionamiento de una celda estndar

Una celda estndar se desarrolla en el transistor, en la forma de un transistor netlist

(lista de nodos). El netlist nodal es una descripcin de los transistores, sus conexiones el
uno al otro, y sus terminales (puertos) para el entorno externo.
La lgica combinatoria y el netlist slo son tiles para el resumen (algebraico) de simulacin, y no para la fabricacin del dispositivo; la representacin fsica de la celda normal se debe disear tambin, a esta se la llama la vista de diseo y es el nivel ms bajo
de abstraccin en la prctica comn de diseo. Desde una perspectiva de la fabricacin,
el nivel de celdas del diseo VLSI es el punto de vista ms importante, ya que es ms
cercano al real proyecto de fabricacin de la celda normal. La presentacin est organizada en capas de base, que corresponden a las diferentes estructuras de los dispositivos
de transistor, y las lneas de interconexin, que se unen las terminales del transistor.
Todos estos netlist estarn dentro de la biblioteca de celdas estndar, anteriormente
mencionadas, la cuales servirn para la edicin del diseo, que se realiza en forma de un
esquema que contendr slo las celdas disponibles en la biblioteca, y el layout se generar automticamente por medio de las herramientas de sntesis suministradas al efecto.
Tambin debe de quedar claro que esta alta automatizacin del diseo se hace posible a
costa de fuertes restricciones en las opciones de layout.
Toda biblioteca de diseo con mdulos estndar, incluso con independencia de la
aproximacin de implementacin elegida, debe suministrar informacin de diversa ndole

385

para permitir a las herramientas automticas de diseo hacer frente a las diferentes tareas que les son encomendadas. En primer lugar, el fabricante de una determinada tecnologa debe proporcionar los modelos de simulacin de los elementos componentes
de cada una de los mdulos, de forma que el software de desarrollo se convierte en una
potente herramienta de verificacin del ajuste del funcionamiento del circuito integrado a
las especificaciones. Pero adems de los modelos de simulacin, las bibliotecas incluyen
especificaciones dimensionales (modelos fsicos), en donde se definen sus caractersticas geomtricas; se trata de un aspecto indispensable para que la herramienta de diseo
pueda generar automticamente el layout del circuito. Finalmente, las bibliotecas se suelen acompaar con los procedimientos de test necesarios para la comprobacin de la
integridad funcional de los dispositivos una vez fabricados.
Una de las condiciones necesarias en una biblioteca de celdas es el disponer de una
documentacin detallada de dicha biblioteca. Esta informacin no slo debe contener el
layout, una descripcin de la funcionalidad y la posicin de los terminales, sino tambin
caracterizar el retardo y el consumo de las celdas en funcin de la capacidad de carga y los
tiempos de subida y bajada en las entradas. A modo de ejemplo, la figura 8 ilustra el layout
y las caractersticas de retardo de una celda estndar que corresponde a una compuerta
NAND de 3 entradas. Siendo ms precisos, las celdas que componen cualquier biblioteca
se definen en distintos niveles de representacin. As, en el nivel comportamental tendremos descrito su modelo funcional y el modelo VHDL y/o Verilog. En un nivel estructural de
representacin se especifican el smbolo o icono representativo para su uso en esquemas,
as como la descripcin esquemtica del circuito. Finalmente, en el nivel fsico se describir
su layout, modelo temporal y estrategias de test, entre otras caractersticas.

vdd_l
LEFT

vdd_r
RIGHT

Fanout 4x

0.5 m

1.0 m

2.0 m

0.595

0.711

0.919

0.692

0.933

1.360

B1_tphl

0.591

0.739

1.006

B1_tplh

0.620

0.825

1.181

C1_tphl

0.574

0.740

1.029

C1_tplh

0.554

0.728

1.026

A1_tphl
A1_tplh
A1
TOP. BOTT

0
TOP. BOTTOM
B1
TOP. BOTTOM
TOP. BOTTOM

gnd_l
LEFT

gnd_r
RIGHT
nanf 301
(a) Cell layout.

(b) Cell characterization (delay in

nsec) for a fan-out of four and for
three different technologies.

Figura 10.8 Layout y caractersticas de retardo de una celda estndar que corresponde a una compuerta
NAND de 3 entradas

386

Estructura
Fsicamente, las celdas se sitan en filas, separadas por canales de interconexin, tal
como se ilustra en la Figura 10.9. Para que esta disposicin sea eficaz, es necesario que
las celdas de la biblioteca tengan alturas idnticas (pitch), de forma que ser su anchura
la que variar para acomodar las diferencias de complejidad. Como se ilustra en la Figura
10.9, la tcnica basada en celdas estndar puede entremezclarse con otras aproximaciones de layout para permitir la introduccin de mdulos que no se adaptan de forma eficiente
a este paradigma (p.e. memorias o multiplicadores). Una fraccin sustancial del rea en
esta aproximacin se dedica a la conexin, por tanto la minimizacin de esta rea es la
meta principal de las herramientas de ubicacin y conexin en esta aproximacin, llegando
a introducirse celdas falsas de paso (feedthrough) para minimizar la longitud de las conexiones. La disponibilidad de mltiples capas de interconexin facilita esta optimizacin.
Podemos analizar la anatoma de una celda estndar a partir de la representada en
la Figura 10.10. Se trata de una celda de aproximadamente 25 micras de ancho en un
ASIC de una tecnologa con =0.25. Las celdas estndar se apilan como ladrillos en
un muro, y la caja de empotrado (abutment box) define las fronteras del ladrillo. La diferencia de este lmite y el de la caja de delimitacin (bounding box) es el rea de solapamiento entre celdas. Las lneas de alimentacin recorren horizontalmente las celdas, y las
conexiones de seal, en este caso, se sitan en el centro de la celda (los tres cuadrados
etiquetados como A1, B1 y Z), si bien pueden tambin llevarse a las fronteras superior e
inferior de la celda para hacerlas salir a los canales de interconexin.

Rows of cells

Feedthrough cell

Logic cell

Routing
channel

Functional
module
(RAM,
multiplier,...)

Figura 10.9 Disposicin de las celdas estndar separadas por canales de interconexin3

3 J.M. Rabaey, A. Chandrakasan y B. Nikolic. Digital integrated circuits. A design perspective (2e).
Prentice Hall. 2003.

387

VDD

m1

cell bounding box

(BB)

n-well
contact

ndiff

pdiff
metal2

A1

B1

via

poly
ndiff

cell abutment box

(AB)

p-well
pdiff

pdiff
GND
10
Figura 10.10 Estructura tpica de una celda estndar

Dentro de la estructura de las celdas podemos ver las siguientes caractersticas que
estn relacionadas con la forma bsica de las celdas:
Todos los puertos de entrada y salida tienen tipo, capa, posicin, tamao y puntos
de interface predefinidos. Estas caractersticas son determinadas basndose en el mtodo de colocacin y/o enrutamiento usado para implementar el diseo. Los puertos son
objetivos para el enrutador y deben ser optimizados para resultados ptimos.
Un ejemplo de esto podra ser que el enrutamiento puede ser hecho ms rpido y
fcil usando una seal de sincronizacin que es definida en la grilla. Las herramientas
de enrutamiento usaran menos recursos computacionales si la grilla es usada, porque la
aritmtica requerida por la herramienta es simplificada.
La interface de las celdas puede ser diseada para compartir ciertas conexiones.
Ejemplos de esto pueden ser las terminales de fuente de los transistores que estn conectadas a las fuentes de alimentacin. Alternativamente, sustratos y contactos pueden
ser compartidos entre celdas.
Un esbozo rectangular y un set de obstrucciones para cada capa de enrutamiento
tambin son caractersticas de cada celda. Las obstrucciones pueden ser definidas separadamente para cada capa de enrutamiento, o el esbozo entero de la celda puede ser usado
como una obstruccin. Las obstrucciones pueden tener cualquier forma, no estn restringidas a rectngulos, pero deben ser reconocidas por la herramienta de enrutamiento.
Todos los polgonos deben estar espaciados desde la frontera de la celda por un
valor igual a la mitad de la distancia de espaciamiento de la regla de diseo.

388

Enrutamiento
El enrutamiento es un paso crucial en el diseo de circuitos integrados. Se basa en
un paso anterior llamado la colocacin, que determina la ubicacin de cada elemento
activo de un circuito integrado. El enrutamiento es entonces el proceso de aadir todos
los cables necesarios para conectar correctamente todos los componentes, obedeciendo
todas las normas de diseo.
La tarea de todos los enrutadores es la misma. Se les da algunos pre-existentes que
consisten en los polgonos de pines (tambin llamados terminales) en las celdas y opcionalmente, algunos pre-cableados existentes llamado pre-routers. Cada uno de estos polgonos est asociado con una red, generalmente por el nombre o nmero. La tarea principal
del router es crear geometras de tal forma que todos los terminales asignados a la misma
red estn conectados y todas las normas de diseo se cumplen. Un router puede fallar
por error en la no conexin de dos terminales que deben estar conectados (abiertos), la
conexin de dos terminales que no deben estar conectados (corto), o mediante la creacin
de una violacin de las normas de diseo. Adems, para conectar correctamente las redes,
los routers tambin pueden esperar para asegurarse de que el diseo cumple las normas,
no tiene problemas de interferencias, se renen todo los requisitos de densidad de metal,
no sufren los efectos de la antena, y as sucesivamente. Esta larga lista de objetivos en
conflicto a menudo es lo que hace extremadamente difcil el enrutamiento.
Entre las diferentes propuestas de interconexin o enrutado de filas de las celdas
existen dos que pueden considerarse como las ms representativas: la aproximacin
Weinberger y la denominada tcnica de celdas estndar. En la primera, las conexiones
de seal (entradas y salidas) fluyen en paralelo a los rales de alimentacin, ocupando la
zona central de la celda y adoptando una disposicin perpendicular a las zonas de difusin que definen los transistores, tal como se ilustra en la Figura 10.11(a). Esta aproximacin resulta especialmente apropiada para diseos bit-slice. En la segunda aproximacin,
las conexiones de seal generalmente ocupan zonas especficas denominadas canales
de interconexin, fluyendo perpendicularmente a los rales de alimentacin en la vertical
de las celdas (ver Figura 10.11(b)). Esta alternativa da lugar a layouts ms densos en el
caso de la lgica CMOS esttica, y permite un alto grado de automatizacin, por lo que
constituye la alternativa ms utilizada en diseo microelectrnico.
Mirrored cell, sharing well

Metal1

Metal1

Polysilicon

VDD

VDD

Well

Well

Signals

Vss
Vss
Static CMOS Cells
(a)

Routing channel

Signals

Polysilicon

Pseudo-NMOS
(b)

Figura 10.11 Formas de interconexin de filas de celdas: (a) Aproximacin Weinberger; (b) Tcnica de
celdas estndar.

389

VSS

VSS
H

VDD

VDD
C

VSS

VSS

VDD

VDD

VSS

VDD
C

VSS

VSS
Q

C
VDD

FEEDTHROUGH

FEEDTHROUGH

D
VDD

FEEDTHROUGH

FEEDTHROUGH

En la Figura 10.12 y 10.13.a se observan ejemplos de canal de enrutamiento sin conexiones sobre las celdas y en la Figura 10.13.b un ejemplo de canal de enrutamiento sin
conexiones sobre las celdas.

Metal1

VSS

Metal2

Feed
trough

VSS

VDD
C

VSS

D
VDD

VDD
A

LEGEND of layers
involved in routing

This is an example pf channel routing without over the cell routing

Figura 10.12 Ejemplo de canal de enrutamiento sin conexiones sobre las celdas4

Channel used by the router

(a)

Channel used by the router

Full height or the 3 raws houding routing

Channel router without over the cell routing

Channel used by the router . over the cel routing

(b)
Channel used by the router . over the cel routing

Full height or the 3 raws houding routing

Channel router with over the cell routing

Figura 10.13 Comparacin de estilos de canales de enrutamiento (a) sin conexiones sobre las celdas y
(b) con conexiones sobre las celdas5
4 Dain Clain. CMOS IC layout, Concepts, methodologies and tools. Newnes. 1999
5 Dain Clain. CMOS IC layout, Concepts, methodologies and tools. Newnes. 1999

390

Extraccin
Se trata de una herramienta que deduce el esquema de un circuito a partir del layout
fsico. Es una extensin de los DRC y utiliza algoritmos similares. Explorando las diferentes
capas y sus interacciones, el extractor reconstruye la red de transistores, incluyendo los
tamaos de los dispositivos y las interconexiones. El diagrama de conexiones del circuito
(netlist) resultante contiene informacin precisa de los parsitos, tales como las capacitancias de hilos y difusiones y sus resistencias, cuyos valores estimados anota en el netlist.
El procedimiento de extraccin de un circuito se basa en identificar y borrar sucesivamente componentes, supuesto que se ha aplicado previamente un DRC y est libre de
errores. Cuando todos los componentes se han extrado, slo permanecern los hilos.
Para esta identificacin de componentes se requiere el manipular mscaras geomtricas, tanto individuales como combinaciones de ellas, por medio de la aplicacin de
sucesivas operaciones de crecimiento y reduccin. Tambin se hace necesario aplicar
combinaciones booleanas de mscaras para obtener nuevas mscaras.
Dos ejemplos usuales de este procedimiento son: la extraccin de componentes parsitos a partir del diagrama de mscaras y la extraccin de retardos a partir del esquema
elctrico para ser utilizados en el nivel lgico.

Aplicaciones Celdas estndar

Probabilidades de falla en canales de enrutamiento en el
diseo de celdas estndar
Una aproximacin para la extraccin de fallas se realiza empleando un mtodo mejorado para el clculo de reas crticas que se llama Overlap Segmentation. Este clculo
es exacto, si asumimos defectos de formas cuadradas, donde adicionalmente la probabilidad de ocurrencia est determinada para cada falla. El mtodo fue desarrollado en
detalle para la extraccin de fallas en canales de enrutamiento de diseos estndar de
celdas VLSI. Los canales de enrutamiento de canales de frecuencia requieren una notable cantidad de rea de diseo y las lneas de seal dentro de un canal de enrutamiento
son tpicamente mucho ms largas y tienen ms probabilidades de ser afectadas por
una falla que los nodos internos de una compuerta lgica. En principio, sin embargo, el
enfoque puede ser adaptado para el diseo de estructuras geomtricamente arbitrarias
(sobre todo en el enrutamiento de arreglos de compuertas y switchbox).
A condicin de un cierto rango de tamao defecto, todas las posibles fallas con un
nmero arbitrario de las redes, que pueden estar conectados por un defecto, pueden ser
encontradas. Adems todas las posibles interrupciones que un defecto puede causar en
una sola red o varias redes se detectan.

391

Muchas reas pueden beneficiarse con el uso de probabilidades de fallo, por ejemplo
se puede realizar una estimacin de la calidad de un producto. Por otra parte, la probabilidad de falla puede ayudar a evaluar los diseos con respecto a sus defectos y detectar
sensibilidad en reas particularmente susceptibles. En la Figura 10.14 se presentan algunos ejemplos de los tipos de fallas existentes en el diseo de una celda estndar.
area of extra metal

C1

C2 C8

C9

C10

C11

(a)

C3 C4 C5

C6

area of missing metal

C7 C12
C13 C14 C15 C16
area of missing insulator
C1

C2 C8

C9

C10

C11

(b)

C3 C4 C5

C6

C7

C12
C13 C14 C15 C16
area of extra insulator

Figura 10.14 (a) Falla tipo puente. (b) Falla tipo rotura

Para cada defecto y una cierta forma de defecto, existe un mtodo de clculo de reas
crticas (Figura 10.15). Se asumen cuadrados defecto en lugar de formas circulares u octogonales. Esta aproximacin es suficiente y los algoritmos geomtricos son mucho ms fciles.
Despus de aplicar el mtodo Overlap Segmentation la configuracin de los rectngulos queda como la siguiente Figura 10.16.

s
s

s
DRoverlap(R,s)

current flow

DRcover(R,s)
DRbreak(R,s)

Figura 10.15 Funciones para el clculo de reas crticas

392

R(EG2)

R(EG1)

A1

A2

A3
A5

A9

A8

R(EG3)
A6
A7
A10

R(EG4)

A11
Figura 10.16 Configuracin de rectngulos

Modelos fsicos de enrutamiento en diseo de celdas estndar

En el diseo de circuitos VLSI el canal de enrutamiento es uno de los pasos ms
importantes para finalizar el diseo. Despus de que las celdas se colocan en hileras y
las alimentaciones necesarias son insertadas, un canal de enrutamiento completa las
interconexiones en los canales entre las celdas (Figura 10.17).

the upper row of the cells

routing channel
the lower row of the cells
Figura 10.17 Enrutamiento de canales entre filas de celdas

Los canales de enrutamiento convencionales son restringidos a la utilizacin de dos

capas de enrutamiento en los canales de las interconexiones. El problema del enrutamiento en celdas estndar convencionales ha sido ampliamente estudiado y hay varios
canales de enrutamiento que pueden producir soluciones utilizando por mucho una o dos
pistas ms de la densidad de canal para la mayora de los problemas prcticos.
Para reducir an ms la zona del canal de enrutamiento, algunos routers utilizan la
zona de rutas extra en las celdas para interconexiones. Estos routers son llamados overthe-cell channel routers y presentan un algoritmo que produce dos reas de enrutamiento, una capa plana sobre las celdas (fuera del canal) y dos capas dentro del canal, las
cuales son usadas para conectar todas las redes (Figuras 10.18 y 10.19). Un enrutador

393

de arreglos de compuertas utiliza over-the-cell channel routers horizontales y verticales

para aumentar la densidad de las celdas. Para la capa sobre las celdas, el router busca
algunas conexiones planas de subredes de modo que el nmero de redes necesitadas
para el enrutamiento dentro del canal es reducido, por tanto se logra un menor nmero
de pistas que la densidad de canal.
En los diseos estndar de celdas, ya que una gran parte del circuito VLSI de la zona
se utiliza para el canal de enrutamiento, los ahorros obtenidos en la zona por la aplicacin del proceso over-the-cell channel routing pueden ser muy importantes. Sin embargo,
puede producir slo soluciones simblicas de enrutamiento o soluciones para un diseo
en una tecnologa particular.
Se han desarrollado varios modelos fsicos que tienen como base el over-the-cell channel routing, con el fin de que los modelos sean lo suficientemente generales y puedan aplicarse a la mayora de las tecnologas de diseo. Estos modelos se basan en la bsqueda
de un mximo ponderado del subconjunto de las redes para crear una ruta sobre las celdas6. El efecto es que la densidad de canal resultante se ve reducida tanto como es posible.
upper the channel
upper terminals
P Channel Transistors and
OTC Routing Area
Vdd Bus
Gnd Bus
N Channel Transistors and
OTC Routing Area
Lower Terminals
Lower Channel

Metal2

Metal1

Cut

Figura 10.18 Una solucin vlida mediante el uso de over-the-cell channel routing

Figura
Ejemplo
routing
col.10.19
1 2
3 4 simblico
5 6 7 over-the-cell
8 9 10 channel
11
6 J. Cong, B. Preas, C.L. Liu. P hysical Models and efficient algorithms for Over-the-cell routing in
Standard cell design. www.citeseerx.ist.psu.edu, consultado el 27 de Mayo de 2010

394

Pasos a seguir para el diseo con

Celdas estndar

espus de haber conocido que es una celda estndar, como funciona, su estructura, el enrutamiento y la extraccin, podemos ya dar una pauta de cules
son los pasos a seguir en el diseo con celdas estndar.

Este tipo de diseo contempla las siguientes etapas, aunque en la prctica estas etapas pueden variar significativamente (Figura 10.20). Estos pasos, llevados a cabo
con el nivel de habilidad comn en la industria, casi siempre producen un dispositivo final
que implementa correctamente el diseo original, a menos que se introduzcan fallas al
nivel fsico de fabricacin.

1. Un equipo de ingenieros de diseo comienza con la compresin no formal de las funciones requeridas por el ASIC a disear, usualmente derivada del anlisis de requerimientos.
2. El equipo de diseo construye una descripcin del ASIC para alcanzar estos objetivos, utilizando un HDL. Este proceso es similar a escribir un programa computacional
en un lenguaje de alto nivel. Este usualmente es llamado el diseo RTL (por sus siglas en
ingles Register Transfer Level).
3. La validez del diseo es verificada a travs de una simulacin. Un sistema virtual,
implementado a nivel de software puede simular el desempeo de los ASIC a velocidades
equivalentes de mil millones de instrucciones por segundo.
4. Una herramienta de sntesis lgica convierte el diseo RTL en un gran conjunto de
elementos de bajo nivel, llamados Celdas Estndares. Estos elementos son tomados desde
una biblioteca, que consiste en una coleccin de compuertas pre-caracterizadas (tales como
NOR de 2 entradas, NAND de 2 entradas, inversores, etc.). Las celdas estndares usualmente son especficas para el fabricante del ASIC. El conjunto resultante de Celdas Estndares,
junto a la interconexin de ellas, es llamado la lista de nodos a nivel de compuertas.
5. La lista de nodos es luego procesada por una herramienta de posicionamiento, la
cual ubica las celdas estndar en una regin que representa el ASIC final. Esta ubicacin
est sujeta a un conjunto de restricciones. En ocasiones se utilizan tcnicas avanzadas
para optimizar el posicionamiento.
6. La herramienta de enrutamiento toma la ubicacin fsica de las celdas, y utiliza el
listado de nodos para crear las conexiones elctricas entre ellas. La salida de esta etapa es
un conjunto de foto-mscaras, con las que el fabricante producir los circuitos integrados.
7. Se puede hacer una estimacin bastante precisa de los retardos finales, las resistencias y capacitancias parsitas y del consumo de energa. Estas estimaciones son
usadas en la ronda final de pruebas. Estas pruebas demostrarn que el dispositivo funcionar en los rangos de temperatura y voltaje extremos. Cuando estas pruebas finalizan,
la informacin de las foto-mscaras es entregada para la fabricacin del chip.

395

Estos pasos de diseo son tambin comunes al diseo de un producto estndar. La

diferencia significativa es que el diseo con Celdas Estndar utiliza la biblioteca de celdas
del fabricante, que ha sido utilizada en potencialmente cientos de otros diseos, y por lo
tanto constituyen un riesgo mucho menor que un diseo hecho totalmente a la medida.
Las Celdas Estndares producen una densidad de diseo con un costo comparativamente ms bajo y pueden tambin integrar ncleos IP y SRAM en una forma efectiva, a
diferencia de las matrices de compuertas.
D

S
Specifications
Legend
Circuit Entry

Schematic
Capture

Data Flow
Corrective Action
Design Delivery

Circuit Validation

Polygon
Editing

Layout
Entry
Layout
Verification

Layout
Extraction

Implementation

Figura 10.20 Diseo con celdas estndar7

Pasos a seguir para el diseo con

Celdas estndar
Ejemplo de Celda Estndar OR de 2 Entradas:
Seleccin del modelo CMOS de la compuerta
Especificaciones:
tf: tr=3tf.

V IL =0.4V

V IH =3.8V
V
OL =0.2V
VOH

=4.4V

7 Dain Clain. CMOS IC layout, Concepts, methodologies and tools. Newnes. 1999

396

El modelo de lgica Crosse se muestra a continuacin:

VDD

INA

PMOS1
VDD

INB

PMOS2

PMOS3

VOUT

INA
INB

NMOS3
NMOS2

NMOS1

VSS

VSS

VSS

Este modelo se puede ver como la mezcla entre una compuerta NOR CMOS de dos
entradas con un inversor CMOS a la salida.
Componentes de la Compuerta OR:
INA
1

INB

VOUT

INV

NOR

Tabla de verdad:
INA
0
0
1
1

INB
0
1
0
1

VOUT
0
1
1
1

INB [V]
0.40
3.8
0.4
3.8

VOUT [V]
0.2
4.4
4.4
4.4

Valores esperados:
INA [V]
0.4
0.4
3.8
3.8

397

Se distribuyen los transistores de tal forma que se obtenga la mejor distribucin. Para
que el tiempo de subida sea 3 veces el tiempo de bajada se debe hacer el rea de las
compuertas de polisilicio de los transistores NMOS 3 veces mayor que el rea de los
PMOS. Como puede apreciarse en el modelo del primer layout:

Este primer intento de layout al simularlo presenta conflicto con los tiempos y slo se
simula hasta 900ps. Ahora para una nueva simulacin se suspende uno de los transistores de PMOS y se lleva el pozo N a VDD como puede verse a continuacin:

398

Este es un layout de 68 de largo por 60 de alto, se puede notar la ausencia del

primer transistor y la compuerta a VDD del pozo N. Una primera simulacin en SPpice
de este layout se muestra a continuacin a si como su respectivo archivo .cir: * Circuit
6.0V

4.0V

2.0V

0V

-2.0V

0s

10ns
V(INA)

V(INB)

20ns

30ns

40ns

50ns

60ns

70ns

80ns

90ns

100ns

V(VOUT)

Extracted by Tanner Researchs * TDB File: C:\Documents and

* Cell: Cell0
Version 1.88
* Extract Definition File: CNM25.EXT
* Extract Date and Time: 12/17/2007 * Warning: Layers with Unassigned
* <EXT-Capacidad poly>
* Warning: Layers with Zero Resistance.
* <EXT-Capacidad poly>
* NODE NAME ALIASES
*
1 = INB (53,72.25)
*
2 = VOUT (77.75,38.75)
*
3 = VDD (22.5,67.5)
*
5 = INA (32,72.75)
*
7 = VSS (18.75,6.5)
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4
UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9
LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4
UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2
RS = 93.77
LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
VDD1 VDD 0 DC 5
VINB INB 0 PULSE(0 5 0 1n 1n 8n 20n)

399

VINA INA 0 PULSE(0 5 0 1n 1n 16n 20n)

VDD2 VSS 0 dc 0
C3 VOUT 0 0.5pF
*C4 vdd 0 1.392FF
M1 4 INB VDD VDD PMOS L=2.5u W=5.25u
M2 VOUT 4 VDD VDD PMOS L=2.5u W=15u
M3 VSS INB 4 6 NMOS L=2.5u W=5u
M4 VOUT 4 VSS 6 NMOS L=2.5u W=5u
M5 4 INA VSS 6 NMOS L=2.5u W=5.25u
* Total Nodes: 7
* Total Elements: 5
* Total Number of Shorted Elements not written to the SPICE file: 0
* Extract Elapsed Time: 0 seconds
.tran 0.1n 100n
.probe
.END
Esta misma simulacin sirve para medir y verificar los tiempos de subida y de bajada
a la salida de la compuerta, como podemos ver en seguida.

Tiempos de subida y de bajada

Es importante aclarar que esta y todas las simulaciones se hacen con un condensador de carga a la salida de 5pF, como puede verse en el texto del archivo OR2.cir.
El tiempo de subida es de 0.19ns aproximadamente.
5.15V
(20.492m, 4.5118)
4.00V

2.00V

(20.307m, 495.653m)

0V
20.0ns
V(VOUT)

400

20.2ns

20.4ns

20.6ns
Time

20.8ns

El tiempo de bajada es de 0.25 ns aproximadamente.

5.18V
(37.522n, 4.4978)
4.00V

2.00V

(37.764n, 534.

0V
37.200ns
V(VOUT)

37.400ns

37.600ns

37.800ns

Tiempo

Lo que quiere decir que la condicin de tiempos de bajada y subida no se cumple. Para
mejorar los tiempos se deben hacer varios cambios en el layout, que se pueden ver en seguida:

401

En esta figura del layout mejorado se puede notar la puesta a tierra de la implantacin
n+ que haca falta y los cambios en las dimensionas de las reas activas (color verde).
Los resultados de la simulacin fueron las siguientes:
Tiempo de subida tr=0.16ns
5.05V

(20.451n, 4.5656)
4.00V

2.00V

(20.297n, 42a.498m)

0V
0.201ns

20.250ns

20.300ns 20.350ns

20.400ns

20.450ns

20.550ns 20.600ns

Tiempo

V(VOUT)

Tiempo de bajada tf=0.057ns

4.96V

(37.607n, 4.1826)
4.00V

3.00V

2.00V

(37.661n, 763.383m)

1.00V

0V
37.514ns

37.550ns

V(VOUT)

402

37.600ns

37.650ns
Tiempo

37.700ns

37.

Margen de ruido.
En el archivo OR2Rev2.cir se modificaron las seales de entrada para ver como es
el comportamiento de la compuerta a seales degradadas en las entradas (0.4v, 3.8V).
El resultado de la simulacin se observa en la figura siguiente, donde se aprecia que
a la salida no hay mayor degradacin, luego el funcionamiento de la compuerta frente a
niveles de ruido es aceptable.
5.00V

4.00V

3.00V

2.00V

1.00V

0.12V
0.6ns

10.0ns
V(VOUT)

V(INA)

20.0ns

30.0ns

40.0ns

V(INB)

50.0ns

60.0ns

70.0ns

80.

Tiempo

Arreglos de compuertas
Definicin
Un arreglo de compuertas - GA (por sus siglas en ingles Gate Array) es un conjunto
de compuertas (AND, OR, NOR, Compuertas de transmisin, etc.) que estn interconectadas entre s de una manera particular con el objetivo de formar un grupo funcional que
permita solucionar un problema, que puede ser tan sencillo como un negador para invertir
una seal, hasta un dispositivo de aceleracin de grficos de ltima generacin.

Tipos de GA
En la actualidad existen varios tipo de GA, sin embargo algunos de ellos han empezado a ser reemplazados por otros que emplean tecnologas ms avanzadas, lo que
redunda en el aumento de las velocidades de procesamiento y un mayor nmero de compuertas por rea. Algunos arreglos de compuertas son:

403

 Dispositivos lgicos Programables (PLD)

Arreglos Simtricos
Arquitectura basada en filas
PLD Jerrquicos
Arreglos de Compuertas Programables en el Campo (FPGA)
Siendo estos ltimos los ms populares y avanzados hasta el momento.

Dispositivos lgicos programables (PLD)

Los PLD son dispositivos re-configurables basados en arreglos de compuertas AND
y OR con caminos en metal programables por medio de la interconexin entre ellos,
sin embargo, hoy en da, si se quiere hacer efectivo y competitivo el uso de bloques de
desarrollo general, la mejor forma es usando hardware re-configurable que permita usar
programacin, por lo tanto estos dispositivos han ido evolucionando de tal forma que finalmente fueron transformados a FPGAs.

Arreglos simtricos
Esta arquitectura consiste en bloques lgicos configurables (llamados CLB por sus siglas en ingles) distribuidos en filas y columnas de una matriz e interconexiones alrededor
de esta. Esta matriz simtrica est rodeada por bloques de entrada y salida I/O los cuales
conectan al mundo externo. Cada CLB consiste en n-entradas de una tabla Look up y un
par de flip flops programables. Los bloques I/O tambin manejan funciones como controles
tri-estado y velocidad de transicin de las salidas. Las interconexiones proveen el camino
de enrutamiento. Interconexiones directas entre elementos lgicos adyacentes tienen un retardo ms pequeo comparado con las interconexiones de propsito general (Figura 10.21)

Logic Block
(CL & FFs)

Interconnections

Figura 10.21 Arreglo simtrico de compuertas8

8 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php

404

Arquitectura basada en filas

Consiste en alternar las filas de los mdulos lgicos y los caminos de las interconexiones programables. Los bloques de entrada y salida se encuentran ubicados en la periferia
de las filas. Una fila puede contener filas adyacentes va interconexin vertical. Mdulos
lgicos pueden ser implementados en varias combinaciones.
Los mdulos secuenciales pueden implementar funciones secuenciales-combinatorias complejas. El enrutado est dividido en pequeos segmentos conectados por elementos anti-fusibles entre ellos (Figura 10.22).
Routing
Channels

l/O Block

l/O Block

l/O Block

l/O Block

Logic
Modules

Figura 10.22 Arquitectura Basada en Filas 9

PLDs Jerrquicos
Esta arquitectura est diseada de forma jerrquica con un nivel alto el cual contiene
solamente bloques lgicos e interconexiones. Cada bloque lgico contiene un nmero
de mdulos lgicos, y cada modulo lgico tiene elementos funcionales lgicas secuenciales y combinatorias. Cada uno de estos elementos funcionales es controlado por una
memoria programada. La Comunicacin entre bloques lgicos es alcanzada por arreglos
de interconexiones programables. Bloques de entrada y salida rodean este esquema de
bloques lgicos e interconexiones (Figura 10.23).
9 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php

405

Logic
Module

l/O Block

l/O Block

l/O Block

l/O Block

...connects

Figura 10.23 PLDs jerrquicos 10

Arreglos de Compuertas Programables en el Campo (FPGA)

Los bloques lgicos dentro de un FPGA (Figura 10.24) son implementados usando
mltiples niveles bajos de Fan-In, el cual da un diseo ms compacto comparado con
una implementacin lgica de tipo AND-OR. El FPGA provee dos tipos de configuracin:
La conexin entre bloques lgicos.
Generacin de una funcin para cada bloque lgico.
Un bloque lgico de un FPGA puede ser configurado de tal forma que puede proveer
funcionalidad tan simple como un transistor o tan compleja como un microprocesador. Es
usado para implementar diferentes combinaciones, para generar funciones lgicas combinatorias y secuenciales. Los bloques lgicos de un FPGA pueden ser implementados
de las siguientes formas:
Par de transistores
Compuertas combinacionales como NAND o XOR.
Tablas Lookup de entrada N.
Multiplexores
Ancha estructura And-Or para Fan-In.

10 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php

406

Logic Block
(CL & FFs)

Interconnections

Figura 10.24 Versin simplificada de la arquitectura interna de un FPGA 11

El enrutamiento del FPGA se basa en el uso de segmentos de cable de distintas longitudes los cuales pueden ser interconectados bajo switches elctricos programables. La
densidad de bloques lgicos usados en un FPGA depende del largo y del nmero de segmentos de cable usado para el enrutamiento. El nmero de segmentos usado para una
interconexin tpica depende de la densidad de bloques lgicos usados y el rea utilizada
para realizar el enrutamiento.
La habilidad para reconfigurar la funcionalidad de un FPGA le da al diseador una
nica ventaja, ya que reduce significativamente los costos y el tiempo de produccin.

Bloques Lgicos
Un bloque lgico en un FPGA puede ser implementado de diferentes maneras dependiendo del nmero de entradas y salidas, cantidad del rea utilizada, complejidad de las
funciones lgicas a ser implementadas y nmero total de transistores utilizados.

Crosspoint FPGA
Consiste en dos tipos de bloques lgicos. El primero usa un par de transistores los
cuales funcionan en paralelo como lo muestra la Figura 10.25.

Transistor Pair

Figura 10.25 Par de transistores en paralelo

12

11 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
12 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php

407

El segundo tipo de bloques lgicos son las RAM lgicas, las cuales pueden ser utilizadas como memorias de acceso aleatorias.

Plessey FPGA
Es un bloque bsico que contiene dos entradas NAND en las compuertas, las cuales
estn interconectadas para implementar la funcin deseada.
Latch

8-2
Multiplexer

8 Interconnect
Lines

CLK
D...

Config RAM

Figura 10.26 Plessey FPGA 13

Tanto el tipo Crosspoint como Plessey tienen una ventaja en su alto porcentaje de
uso de los bloques, pero requieren un largo nmero de segmentos de cable y switches
programables los cuales ocupan mucha rea.

Bloque lgico de Actel

Si las entradas de un multiplexor estn conectadas a una constante o a una seal,
ste puede ser usado para implementar diferentes funciones lgicas. Por ejemplo un
multiplexor de dos entradas a y b, implementar la funcin ac+bc. Si b=0 se implementa
ac, y si a=0 se implementa bc.
W
X

0
1
0
a1

f
1

1
a3 a4
a2

Figura 10.27 Bloque Actel 14

13 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
14 http://www.actel.com/products/axcelerator/docs.aspxhttp://www.atmel.com/dyn/products/product_
card.asp?part_id=2066

408

Normalmente los bloques lgicos de Actel consisten en mltiples nmeros de multiplexores y compuertas lgicas.

Bloque lgico Xilinx

El bloque lgico de Xilinx (Figura 10.28), se utiliza para implementar cualquier tipo de
funcin de tipo tabla Look up. Las lneas de entrada se conectan a la entrada y al enable
de la tabla Look up. La salida de la tabla entrega el resultado de la funcin lgica que se
ha implementado. La tabla Look up se implementa usando SRAM.
Una entrada k de una funcin lgica LUT es implementada usando una memoria SRAM
de tamao 2^ k *1 . La cantidad de diferentes posibilidades para k entradas es 2^2^ k . La
ventaja de este tipo de arquitectura es que soporta la implementacin de muchas funciones
lgicas, sin embargo la desventaja es la inusual cantidad de celdas de memoria requeridas
para implementar un tipo de bloque lgico en caso de tener muchas entradas.
Logic Block

latch

Set by configuration
bit- stream

1
INPUTS

OUTPUT

FF

4LUT

4-input look up table

Figura 10.27 Bloque Actel 1516 17

Un N-LUT puede ser analizado como una implementacin directa de una tabla de
verdad. Cada uno de los LATCHS contiene el valor de la funcin correspondiente a una
combinacin de la entrada. Por ejemplo, la siguiente tabla tipo 2-LUT implementa dos
entradas de funciones AND y OR.
Example: 2-lut
INPUTS

AND

QR

00

01

10

11

Figura 10.29 Ejemplo 2-LUT 18

15 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
16 http://www.xilinx.com/support/library.htm
17 http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?iLanguageID=1&category=1212262&sGlobalNavPick=SUPPORT&sSecondaryNavPick=BOARDS
18 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php

409

Bloque lgico de Altera

Los bloques lgicos de Altera se han desarrollado desde los primeros PLD. Consisten
en compuertas AND con ancho Fan-In (sobre las 100 entradas) alimentadas con compuertas OR con 3 a 8 entradas. La ventaja de tener una amplia ventana de Fan-In para
las compuertas AND es que pocos bloques lgicos pueden implementar toda la funcin,
reduciendo la cantidad de rea utilizada para las interconexiones; pero la desventaja es
la baja densidad de bloques lgicos en un diseo que requiera menos entradas lgicas.
Otra desventaja es el uso de dispositivos pull-up (compuertas AND) los cuales consumen potencia esttica.

Tamao de bloques lgicos vs. Rendimiento

El tamao de los bloques lgicos juega un papel importante a la hora de decidir la
densidad de los bloques lgicos y el rea de utilizacin en un FPGA. Esto adems afecta
el rendimiento del FPGA 19
Un bloque lgico de gran tamao utiliza ms lgica y de ah, un menor nmero de
bloques lgicos se requieren para implementar una funcin en el FPGA. Por otro lado, un
gran bloque lgico gastar ms espacio dentro del FPGA. Por eso el tamao ptimo para
un bloque lgico es uno que optimice el uso de compuertas mientras se utiliza tan poco
espacio como sea posible 20
El rea lgica activa es generalmente mucho menor que el rea utilizada para realizar las interconexiones. El rea total es la suma de ambas reas 21
El rea ruteada es mucho mayor que el rea activa. Esta dentro del 70 al 90% 22

19 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
20 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
21 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
22 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php

410

CAPULO

11

Diseo de Alto Nivel

Introduccin

asta hace unos treinta aos, el esfuerzo en el diseo se concentraba todava

en los niveles elctricos para establecer las caractersticas y las conexiones
entre componentes bsicos, especialmente transistores. El proceso de diseo era altamente manual y tan solo se utilizaban herramientas tipo PSPICE
para simular esquemas elctricos. Mientras los procesos tecnolgicos se hacan ms
complejos, los problemas de integracin iban en aumento y los diseos eran cada vez
ms difciles de compilar y la comprobacin de fallos resultaba mucho ms tediosa.
Los circuitos MSI (Medium Scale Integration) y LSI (Low Scale Integration) se disearon mediante el desarrollo de prototipos basados en mdulos simples. Cada mdulo
estaba conformado por compuertas probadas previamente, pero este mtodo poco a
poco fue quedndose obsoleto conforme aumentaba la complejidad y el tamao de los
circuitos, tanto, que a finales de la dcada del setenta, era obvio el desfase existente entre la tecnologa y la metodologa del diseo1..

La considerable dificultad que puede llegar a tomar el fabricar un dispositivo con

alta escala de integracin, involucra riesgos y costos muy elevados que los fabricantes
normalmente no estn dispuestos a asumir. Es hasta entonces cuando nace la nueva
tendencia basada en los llamados lenguajes de descripcin de hardware, con los que no
es necesario hacer una caracterizacin elctrica del circuito, sino que se concentra en el
funcionamiento lgico del sistema. Con estas herramientas, es posible implementar un
circuito a partir de una idea abstracta, sin necesidad de que el diseador tenga que descomponer su idea en componentes concretos2.
1 F. Torres. Lenguajes de Descripcin de Hardware. Universidad Autnoma de Guadalajara. 2004.
2 F. Pardo, J. Boluda. VHDL Lenguaje Para Sntesis y Modelado de Circuitos. Alfaomega, segunda
edicin. 2004.

415

Diseo de Sistemas Digitales

odos los productos sin importar su naturaleza deben pasar por una etapa de
diseo que va desde la concepcin misma de la idea y su funcionamiento hasta el desarrollo de esquemas de fabricacin. El diseo de sistemas digitales,
como su nombre lo indica se centra en sistemas que funcionan con seales
elctricas discretas y que slo pueden tomar dos valores: 1 0 y en consecuencia
estn compuestos por elementos de igual naturaleza.
Los sistemas digitales tienen un proceso de diseo que puede llegar a ser bastante
complejo, por lo que en l pueden intervenir muchas personas; cada una con una tarea
particular y percepciones del producto un poco distintas. La tarea especfica de cada persona hace que para su labor sean importantes diferentes datos y otros no tanto. As, cada
producto (cada diseo) requiere de varias representaciones (descripciones) que difieren
en la informacin que es importante. Adems cada representacin requiere frecuentemente de distintos niveles de detalle.
Los tres tipos de representacin ms utilizados son: representacin funcional o de
comportamiento, representacin estructural y representacin fsica. En la figura 1 se tiene
la carta Y donde se muestra la divisin del proceso de diseo en los tres dominios.
Niveles
Dominio
Estructura

Dominio
Comportamiento
Programa

Procesadores

Subrutina

Registros
Transistores

Instruccin

Transistores

Celdas

Mdulos
Dominio

Fsico
Figura 11.1 Carta Y (Gajski y Kuhn
1983). Dominios del proceso de diseo

416

En general se puede decir que todo diseo de productos electrnicos y en particular

de sistemas digitales tiene por lo menos tres etapas con tres representaciones principales
y los siguientes objetivos:
1. Proporcionar la representacin del comportamiento para definir el funcionamiento
del producto (representacin funcional).
2. Convertirla en una representacin estructural formada por componentes de una
librera dada de componentes.
3. Producir una representacin fsica que especifique cmo se monta y se fabrica el producto3.

Representacin Funcional o de Comportamiento

Es la representacin ms global. Ve el diseo o sistema como una caja negra, a la
cual se le definen unas entradas y salidas (Figura 11.2). A cada combinacin en las entradas se le asigna una determinada salida, lo que define el funcionamiento general del
sistema y las restricciones de rendimiento. Pero no define las operaciones que van dentro
de la caja ni los componentes que las van a ejecutar. En general una representacin de
comportamiento describe el funcionamiento del sistema pero no su implementacin. Se
puede hacer la descripcin en lenguaje natural.
IO
I1

In

O0
O1

On

Figura 11.2 Caja negra

Representacin Estructural
A diferencia de la representacin funcional, la representacin estructural describe el
interior de la caja negra con sus componentes y conexiones. Se centra en la implementacin del sistema sin hacer mayor nfasis en su funcionamiento. En ocasiones es posible
deducir la funcin del sistema con base en su descripcin estructural, pero no siempre se
pueden garantizar los mejores resultados al hacer esto, pues los componentes pueden
no estar utilizados a su pleno potencial o las seales pueden estar codificadas. Adems si
el nmero de estructuras utilizadas es muy grande se hace muy dispendioso determinar
la funcin real del sistema.
Utiliza bloques funcionales predefinidos almacenados en libreras; de los cuales no se
hace referencia distinta a su funcin, sin entrar en detalles, como se observa en la Figura 11.3.
3 GAJSKI, Daniel D. Principios de Diseo Digital, Prentice Hall, 1997

417

Central Processing Unit

Program Counter

Registers

Arithmetic
Logic Unit

Main
Memory

Control Unit

Input/ Output
System

Figura 11.3 Ejemplo procesador Von Neumann

Representacin Fsica
Con la representacin fsica se hace una descripcin detallada del diseo en trminos fsicos; por ejemplo, se describen las dimensiones del diseo y sus componentes, la
geometra de los mismos y de las conexiones, el peso del sistema, la disipacin de calor,
el consumo de energa y la posicin de los conectores entre otros. Es una descripcin del
sistema ya implementado (fabricado) y de sus componentes y conexiones. As se descendi desde una caja negra y su funcin, pasando por una descripcin de componentes
y conexiones hasta la descripcin del sistema construido (Figura 11.4).
U

AL

L2

Cac

FP

ch
Ca )
L1 atos
(d
s
tro
gis
Re

h )
s
Cac
L1 ccione
u
r
t
(ins
de
dad
Uni ntrol
co

de
dad
Uni uccin
r
t
ins
de
dad
n
Uni istraci da
n
i
ali
s
m
d
a
a
rad
ent

Figura 11.4 Ejemplo CPU, se agregan dimensiones y adems datos descriptivos

418

Otras Representaciones
Existen otras representaciones, muchas veces intermedias o afines entre las anteriormente mencionadas o dependiendo del nivel de abstraccin utilizado.

Tablas de Verdad
Son una tabulacin de todas las posibles combinaciones de entradas y sus respectivas combinaciones de salidas.

Cin

Sum

Cout

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
1
1
0
1
0
0
1

0
0
0
1
0
1
1
1

Figura 11.5 Tabla de verdad sumador completo

Estas tablas permiten expresar la funcin del sistema en trminos de vectores de

entrada y salida, pero sin definir una funcin en trminos matemticos, aunque de ella se
pueden deducir expresiones del lgebra de Boole.

lgebra de Boole
El lgebra de Boole permite expresar la funcin de un sistema digital utilizando expresiones propias de la lgica digital como: NOT, AND, OR. Las funciones Booleanas
son expresiones que permiten obtener la implementacin de un determinado sistema en
funcin de compuertas estndar almacenadas en alguna librera. Estn intrnsecamente
relacionadas con las tablas de verdad, ya que de una tabla de verdad es posible obtener
una expresin booleana y viceversa.

Esquemticos de Compuertas
Se obtienen gracias a la interconexin de compuertas que se determinan a partir de expresiones booleanas. Se utilizan compuertas predefinidas en alguna librera y simbologa estndar.

419

Smbolo Clsico

Smbolo Alterno

Compuerta OR

Compuerta NOR

Compuerta AND

Compuerta NAND

Inversor
Figura 11.6 Compuertas bsicas

Formas de Onda
Dentro de las formas de onda que son tiles para describir un sistema digital se destaca el diagrama de tiempos. En ste se puede visualizar el comportamiento de las variables de acuerdo al cambio de las entradas en el tiempo. Segn el nivel de abstraccin en
el que se quiera trabajar se pueden ver entradas/ealidas o en niveles inferiores entradas,
salidas, variables intermedias, seales de prueba y salidas de subsistemas. Tambin se
utilizan diagramas con las respuestas reales en el tiempo de los sistemas digitales. Es decir diagramas en los que se consideran las caractersticas dinmicas de los componentes
reales; los retardos de procesamiento y las caractersticas analgicas de los sistemas.
Reloj
1

A
B

C
Figura 11.7 Diagrama de tiempos

420

Lenguajes de descripcin de Hardware HDL (Hardware

Description Language)
Los lenguajes para descripcin de Hardware, permiten a los diseadores utilizar cdigos de programacin con los cuales definir el funcionamiento del sistema paso a paso. Es
habilidad del diseador tener en cuenta que est programando Hardware y no Software.
Dentro de los lenguajes ms comunes se encuentran: VHDL, Verilog, ABEL. Regularmente cada tecnologa de prototipo (PAL, PLA, ROM, CPLD, FPGA) adopta su propio
entorno de programacin.

Niveles de abstraccin
Cada una de las representaciones anteriormente estudiadas puede utilizar distintos
niveles de abstraccin para hacer la descripcin deseada. Cada nivel de abstraccin
describe a su vez el tipo de componentes con los que se realiza el diseo. Se identifican
cuatro tipos de objetos dentro de un sistema electrnico:
Transistor (dispositivos y circuitos)
Compuerta
Registro (mdulos)
Procesador (sistemas)
Sistema

Mdulo
Compuerta
Cicuito
Dispositivo
G
S

Figura 11.8 Niveles de abstraccin

Transistor
Es el ms bajo de los niveles de abstraccin, en l se encuentran transistores, resistencias y condensadores que se combinan para formar circuitos analgicos o digitales
que cumplen alguna funcin (representacin estructural). Dicha funcin estar descrita
por algn tipo de relacin corriente-tensin o alguna ecuacin diferencial (representacin
funcional) y estar compuesto por celdas. Las celdas son arreglos geomtricos (rectngulos) de distintos colores, que representan las capas de material que se deben utilizar
para la fabricacin de los transistores.

421

Compuerta
En el nivel de compuerta los componentes principales son compuertas lgicas (NOT,
AND, OR) y biestables (FLIP-FLOPS). Estos ya son elementos que trabajan con lgica
digital. Se describen en trminos de ecuaciones booleanas o mquinas de estados finitos (FSM). Las compuertas se agruparn para formar mdulos aritmticos y de almacenamiento que se usan como componentes bsicos a nivel de registro. En este nivel de
abstraccin las compuertas son cajas negras con entradas y salidas, de quienes slo se
conoce su funcin, pero no su composicin interna.

Registro
A este nivel de abstraccin los componentes principales son mdulos aritmticos y de
almacenamiento como: sumadores, comparadores, registros, contadores, multiplicadores,
pilas, caminos de datos y ficheros de registro. Estos mdulos cuentan con una descripcin
fsica determinada (dimensiones, tiempos de propagacin). Cuando se interconectan estos
mdulos forman los componentes bsicos del siguiente nivel de abstraccin.

Procesador
Es el nivel ms alto de abstraccin, sus componentes son: procesadores, memorias,
controladores e interfaces, microchips a medida (ASICs, application-specific integrated
circuit). En este nivel se interconectan dichos componentes para formar mdulos multichips. Su funcionalidad se describe regularmente en lenguaje natural, en HDL o lenguajes de programacin. Regularmente se construyen libreras con los componentes de cada
nivel de abstraccin y de acuerdo a la tecnologa de fabricacin que utilicen, tambin hay
libreras estndar en las que slo se contemplan las funciones de los componentes pero
no sus caractersticas de comportamiento real. Dichas libreras se complementan con las
herramientas de diseo asistido por computador (CAD, computer aided design).

Topologas de Diseo Digital

Bottom-Up, que consiste en partir de los componentes bsicos del sistema e ir agrupndolos en mdulos. Este mtodo se vuelve inmanejable a medida que aumenta el
tamao del diseo, siendo til solo para diseos de baja escala.
Con este mtodo se realiza la descripcin del circuito o sistema que se pretende
desarrollar, empezando por identificar los componentes ms bsicos del sistema, para
luego agruparlos en diferentes mdulos hasta llegar a uno solo que represente el sistema
completo. Esta metodologa no implica una estructura jerrquica de los elementos, pues
resulta suficiente con la descripcin del circuito.
En trminos generales, esta forma de disear no es muy adecuada, ya que implica
un ciclo de diseo bastante ineficiente. Para diseos complejos y de gran tamao, no
se puede trabajar a bajo nivel con miles o millones de componentes, pues sera difcil
garantizar un correcto funcionamiento y una adecuada comprobacin y correccin. Sin
embargo, esta metodologa se utiliz exitosamente en los primeros tiempos de la automatizacin de los procesos de diseo, ya que las herramientas de diseo permitan una
descripcin sencilla a bajo nivel.

422

Top-Down, es el proceso de capturar una idea en un alto nivel de abstraccin e implementarla partiendo de dicha idea, para despus ir hacia abajo incrementando el nivel de
detalle fsico segn como sea necesario. El usuario solo debe centrarse en la descripcin
comportamental del diseo y sern las herramientas CAD las que lo irn descomponindolo en diseos ms simples.
Diseo

Verificacin

Prototipacin

Figura 11.9 Diagrama de secuencia en el proceso de diseo

Actualmente es necesario hacer diseos cada vez ms complejos y en menor tiempo.

Para esto, la metodologa Top-Down toma un problema y lo divide en varios subproblemas, que a su vez pueden ser divididos en otros problemas mucho ms especficos y
sencillos de tratar. En el caso de un circuito, eso se traduce en la divisin del sistema
completo en mdulos, cada uno con una funcionalidad determinada.
El continuo desarrollo de las herramientas CAD, les ha permitido ofrecer la posibilidad
de reproducir de forma automtica la metodologa de diseo Top-Down. As, permiten la
implementacin de un circuito a partir de una idea abstracta sin necesidad de que el diseador tenga que descomponer su idea en componentes concretos4. De esta manera,
basta con describir el comportamiento del sistema y el software genera el nivel de compuertas lgicas. Esto minimiza la cantidad de tiempo invertido en un diseo.
Con esta metodologa se utilizan tecnologas genricas, lo que permite la reutilizacin
de los diseos. De esta manera es posible crear un nuevo diseo a partir de otro existente. Adems, como se dedica ms tiempo a la definicin y al diseo, se encuentran ms
fcilmente muchos errores en el proceso de descripcin del circuito.
Top-Down permite diferenciar claramente entre el comportamiento funcional del sistema y
los detalles de implementacin, facilita las tareas de modelado de los sistemas y permite enlazar directamente con herramientas de sntesis automtica de circuitos microelectrnicos5.
En el primer nivel de la Figura 11.10 se aprecia un sistema inicial dividido en mdulos,
los cuales se dividen sucesivamente hasta llegar a los componentes bsicos del circuito
o elementos primarios. Estos elementos se enmarcan en un cuadrado con las lneas ms
gruesas. Los mtodos de diseo se basan en programas computacionales conocidos
como herramientas de automatizacin del diseo electrnico (EDA Tools), las cuales sobresalen por ofrecer una reduccin significativa en el tiempo del diseo.
4 F. Pardo, J. Boluda. VHDL Lenguaje Para Sntesis y Modelado de Circuitos. Alfaomega, segunda
edicin. 2004.
5 S. Snchez, A. Barriga, P. Brox, I. Baturone. Sntesis de Sistemas Difusos a Partir de VHDL. Instituto de Microelectrnica de Sevilla, CNM-CSIC, Sevilla, Espaa. Septiembre 2004

423

Nivel Alto
(Top)

Nivel Bajo
(Down)

Figura 11.10 Metodologa de diseo Top Down

La metodologa de diseo descendente disminuye el tiempo de diseo. En la realizacin

de las simulaciones no es necesario slo un prototipo, ya que este generalmente funciona;
antes se deba repetir el proceso 2 o 3 veces hasta que el prototipo funcionara. Las ltimas
herramientas de diseo electrnico permiten implementar de forma automtica la metodologa de diseo Top-Down. Las herramientas siguen el diagrama de flujo de la Figura 11.11.
Especificaciones

Entrada del Diseo

Simulacin DHL (Opcional)

Sintesis Lgica Entrada HDL

Simulacin Funcional

Implementacin

Simulacin Temporal

Programacin

Verificacin
Figura 11.11 Diagrama de Flujo con herramientas EDA

424

Se parte del planteamiento de las especificaciones funcionales del diseo. En la etapa de

entrada de diseo se realiza una descripcin del circuito, para la cual existen varias alternativas como la captura esquemtica (dibujo del circuito mediante interfaz grfica), los lenguajes
de descripcin HDL (VHDL, Verilog, Abel y CUPL), y los diagramas de transicin de estados.
La simulacin HDL, simula el comportamiento del circuito que se acaba de describir
antes de la sntesis lgica, que consiste en tomar la descripcin HDL y a partir de ella,
generar y simplificar las ecuaciones lgicas correspondientes al circuito descrito.
La simulacin funcional, simula las ecuaciones lgicas en condiciones ideales, es
decir, sin tener en cuenta los tiempos de propagacin.
La Simulacin temporal: Despus de la implementacin ya se conoce como queda
programado el circuito y se puede realizar una simulacin teniendo en cuenta los retardos.
Los lenguajes HDL permiten realizar el primer paso de la metodologa del diseo
descendente. Se describen en un lenguaje de alto nivel el comportamiento requerido
del circuito a disear. Esta descripcin se puede hacer mediante tablas de verdad, lista
de transiciones de estados, ecuaciones lgicas. Con base a la descripcin, el programa
realiza los siguientes pasos:
1. Sintetiza y simplifica las ecuaciones lgicas.
2. Simula las ecuaciones.
3. Sintetiza el circuito lgico.
4. Simula el circuito lgico.
5. Sintetiza el archivo para programar un PLD.

Herramientas de Diseo
EDA (Electronic design Automation) es el nombre que se le da a todas las herramientas, tanto de hardware como de software, que sirven de ayuda en el proceso de diseo de
sistemas electrnicos. Dentro del EDA, las herramientas CAD juegan un papel importante.
El impacto de las herramientas CAD sobre el proceso de diseo de circuitos electrnicos y
sistemas procesadores es fundamental. No solo por la adicin de interfaces grficas para
facilitar la descripcin de esquemas, sino por la inclusin de herramientas como simuladores, que facilitan el diseo y la conclusin con xito de los proyectos. Sin embargo no solo
el software es importante, pues el hardware de alta velocidad e interfaces muy sofisticadas,
son tambin caractersticas que facilitan el diseo de dispositivos electrnicos.
En el ciclo de diseo de hardware las herramientas CAD estn presentes en todos los
pasos. Primero en la fase de descripcin de la idea, luego en las fases de simulacin y
comprobacin, y por ltimo en la fase de fabricacin, por ejemplo en el diseo de circuitos
impresos o en circuitos integrados de aplicacin especfica (ASICs).
Existen varias herramientas CAD para el diseo de hardware6, como son:
Lenguajes de descripcin de hardware. Son lenguajes mediante los cuales es posible describir un circuito. La descripcin puede ser estructural, donde se muestra la
6 F. Pardo, J. Boluda. VHDL Lenguaje Para Sntesis y Modelado de Circuitos. Alfaomega, segunda
edicin. 2004

425

arquitectura del diseo, o puede ser una descripcin del comportamiento, donde se describe como se ha de comportar el circuito, en lugar de describir los elementos de los que
est compuesto. Existen muchos lenguajes para la descripcin de circuitos, que suelen
ser propios de un determinado fabricante de chips. VHDL, adems de ser estndar, tiene
un amplio campo de aplicacin, desde el modelado para simulacin de circuitos, hasta la
sntesis automtica de los mismos.
Captura de esquemas. Es la forma clsica de describir un diseo electrnico y la
ms extendida, ya que era la nica utilizada antes de aparecer las herramientas CAD. Se
basa en diagramas en los que se muestran los diferentes componentes del circuito y sus
interconexiones.
Grafos y diagramas de flujo. Se trata de una descripcin grfica del comportamiento del circuito sin llegar a describir sus componentes.
Simulacin de sistemas. Se usa para la simulacin con elementos de alto nivel
como discos duros, buses de comunicaciones, etc.
Simulacin funcional. Comprueba el funcionamiento del circuito a partir del comportamiento lgico de sus elementos, sin contemplar problemas fsicos como retrasos.
Simulacin digital. Es muy cercana al comportamiento real del circuito y prcticamente garantiza el funcionamiento correcto del sistema, pues tiene en cuenta aspectos
como los retrasos en la propagacin de las seales.
Simulacin elctrica. De muy bajo nivel, pero muy confiable. Las respuestas se
elaboran al nivel del transistor.
Realizacin de PCBs. Para realizar el trazado de pistas y posterior fabricacin de
circuitos impresos.
Realizacin de circuitos integrados. Las capacidades grficas de estas herramientas permiten la realizacin de las diferentes mscaras o capas que intervienen en la realizacin de circuitos integrados.

Figura 11.12 Diseo PCB

426

Todo este conjunto de herramientas facilitan las diferentes etapas de desarrollo del
diseo: descripcin de especificaciones, verificacin de comportamiento, sntesis automtica, etc. Con objeto de manejar de forma adecuada la complejidad del diseo y minimizar la posibilidad de introducir errores. En las distintas etapas del proceso se utilizan
diferentes niveles de abstraccin para describir el sistema y se concentran solo en aquellos aspectos del diseo que resultan significativos en cada nivel7.

Diseo Modular
Cuando se hace referencia a un diseo modular, lo que se pretende es evadir los inconvenientes ocasionados por los mtodos que buscan desarrollar un diseo totalmente
compacto. Los problemas ms comunes son la rigidez, poca flexibilidad en el diseo,
prdida excesiva de tiempo en la bsqueda y correccin de errores, deficiencia en la documentacin posterior y la imposibilidad de reutilizar partes del diseo en otro proyecto8.
Realizar un diseo dividindolo en porciones menores, conlleva una serie de ventajas
que no se pueden desconocer. Por un lado, se reduce la posibilidad de introducir errores,
pues cada modulo se prueba por separado; facilita la comprensin del sistema para quienes
no participaron en el diseo; permite realizar modificaciones puntuales de manera ms fcil y
rpida; se elimina la redundancia en el diseo, pues al tener mdulos claramente diferenciados por funcionalidad, no hace falta repetirlos, sino que se acoplan a la tarea que se requiera
en un determinado momento; es posible repartir tareas entre un grupo de diseadores; y los
mdulos diseados se pueden utilizar en proyectos posteriores. Estas dos ltimas caractersticas, convergen en un aspecto de gran importancia: la reduccin en los tiempos de diseo.
Para llevar a la prctica esta metodologa de diseo, es importante tener en cuenta
que se requiere de cierta experiencia para lograr una buena divisin del problema, pues
de no ser as, se puede caer en el error de generar un nmero elevado de mdulos muy
dependientes unos con otros, lo que representa una mayor probabilidad de introducir
errores al sistema completo9. Esto se resume en la necesidad de crear mdulos de alta
independencia, que en lo posible operen sin necesitar mucho de los otros mdulos10.
En la metodologa del diseo modular se utilizan constantemente algunos trminos
relacionados. A continuacin, algunos de ellos:
Diseo jerrquico. Un complejo diseo electrnico puede llegar a utilizar millones de
componentes lgicos para describir correctamente su funcionamiento. Estos diseos necesitan organizarse de tal forma que resulte fcil su comprensin. Una forma de organizar el
diseo es la creacin de un diseo modular similar al concepto de diseo Top-Down11. Una
jerarqua consiste en construir un nivel de descripcin funcional de diseo debajo de otro,
de forma que cada nuevo nivel posea una descripcin ms detallada de su tarea.
7 S. Snchez, A. Barriga, P. Brox, I. Baturone. Sntesis de Sistemas Difusos a Partir de VHDL. Instituto de Microelectrnica de Sevilla, CNM-CSIC, Sevilla, Espaa. Septiembre 2004.
8 J. Leiva. Diseo de Algoritmos. Departamento de Lenguajes y Ciencias de la Computacin. Universidad de Mlaga. Curso 2004/2005.
9 R. Rodrguez. Diseo de Alto Nivel. Dpto. de Informtica - Universidad Francisco de Vitoria. Curso
2003/2004
10 J. Leiva. Diseo de Algoritmos. Departamento de Lenguajes y Ciencias de la Computacin. Universidad de Mlaga. Curso 2004/2005.
11 F. Pardo, J. Boluda. VHDL Lenguaje Para Sntesis y Modelado de Circuitos. Alfaomega, segunda
edicin. 2004.

427

 Abstraccin procedural. Se asume a cada modulo del diseo cual si se tratara de

una caja negra, donde cada una de estas especifica que hace, pero no como lo hace.
Ninguna caja negra debe saber cmo otra caja negra realiza una tarea, sino slo qu accin realiza. Los distintos componentes de un diseo deben mantenerse aislados unos de
otros. La abstraccin procedural separa el propsito de un diseo de su implementacin.
Una vez que el diseo se ha desarrollado, es posible usarlo sin necesidad de conocer las
particularidades de su funcionalidad, sino con slo tener una definicin de la accin que
realiza y una descripcin de los parmetros que maneja12.
Ingeniera concurrente. Es un enfoque de manufactura que permite el diseo y
desarrollo integrado de productos y sus procesos relacionados. Fomenta el desarrollo
de tareas en paralelo, los equipos de trabajo multidisciplinarios y el intercambio eficiente
de informacin. De esta forma se logra repartir ms eficientemente las tareas entre los
diseadores y se desarrollan mdulos, ms rpida y eficientemente13.

Mdulos Reutilizables y Tiempo de Diseo

Una consecuencia directa de aplicar una metodologa de diseo modular, es la posibilidad de reutilizar segmentos de un diseo, pues muchos de los mdulos se pueden
almacenar como si se tratara de un conjunto de plantillas. De esta forma, pueden existir
diversos mdulos, cada uno con una funcionalidad especfica y claramente identificada
[10]. Para citar solo algunos ejemplos, tenemos los siguientes:
Mdulos interfaz. Son mdulos que permiten la comunicacin del sistema con el
medio exterior. As por ejemplo, para dispositivos que han de ser conectados mediante el
puerto USB del PC, no se requiere disear uno de estos mdulos para cada nuevo prototipo, puesto que dicha interfaz es estndar y no requerira modificaciones significativas
de un prototipo al otro.
Mdulos de visualizacin. Estos mdulos son los encargados de procesar determinada informacin, de tal forma que sea posible su legibilidad en algn dispositivo de
visualizacin, como un LCD o un monitor.
Mdulos aritmticos. Son los mdulos especializados en realizar las operaciones
necesarias entre las variables relacionadas con el sistema. Pueden existir mdulos que
realicen varias operaciones u operaciones particulares. Es por esto, que en diseos donde se requiera realizar ciertas operaciones matemticas, se pueden utilizar mdulos existentes especializados en dicha tarea.
Es fcil notar que al reutilizar los mdulos, tenemos una reduccin notable de tiempos
en el ciclo de diseo, pues aunque las especificaciones de un diseo con seguridad no
sern iguales a las de otro, no ser necesario comenzar totalmente desde cero, ya que
se cuenta con una serie de mdulos previamente diseados y probados.
Otro aspecto que reduce notablemente los tiempos en el diseo es la posibilidad de
dividir el trabajo entre el grupo de diseadores, ms an cuando se aplican los principios
de la ingeniera concurrente, con los que se pretende que los desarrolladores, desde un
12 J. Leiva. Diseo de Algoritmos. Departamento de Lenguajes y Ciencias de la Computacin. Universidad de Mlaga. Curso 2004/2005
13 R. Garca. Ingeniera Concurrente y Tecnologas de la Informacin. Ingenieras, Vol. VII, No. 22.
Enero-Marzo 2004.

428

principio, trabajen de forma paralela y adems tengan en cuenta todos los elementos del
ciclo de diseo, desde el diseo conceptual, hasta su disponibilidad, incluyendo calidad,
costos y necesidades del usuario final.

Modelo empleado en las simulaciones.

En un circuito integrado los transistores MOSFET, se representan mediante un modelo
equivalente de tensiones y corrientes en sus terminales, que son el resultado de alguna combinacin de tensiones en la compuerta (gate) y drenador (drain) respecto a fuente (source).
Estos modelos se guardan en ficheros conocidos como parmetros tecnolgicos que
se convierten en el resultado de las medidas realizadas por el fabricante y son imprescindibles para obtener una ptima simulacin del dispositivo.
Los parmetros ms importantes son:
LEVEL:
nivel de complejidad del modelo usado.
Tox:
espesor del oxido en la compuerta.
Vto:
Tensin de umbral.
LD:
difusin lateral.
NSUB:
dopado del sustrato.
Gamma:
factor de efecto de sustrato.
0:
movilidad de electrones con valor bajo de campo elctrico.
exp, crit: parmetros de correccin de movilidad.
Delta:
factor de correccin por anchura pequea.
RSH:
resistencia de cuadro de la difusin.
NEFF:
coeficiente de carga total en canal, fija y mvil.
Lambda:
factor de modulacin de canal.
Otros parmetros son:

Cj:
capacidad unitaria de la unin.
CGDO:
capacidad de superposicin.
Js:
densidad de corriente de saturacin de las uniones.
Polisilicio
xido
Silicio

ID

D
N+

B= Body = Sustrato
S= Source = Fuente
D= Drain = Drenador
G= Gate = Puerta

N+
P
B

CORTE
VGS < VTN
ID = 0

HMICA

SATURACIN

VGS > VTN ; VDS < VGS -VTN

VGS > VTN ; VDS

[ (VGS -VTN) VDS - VDS /2 ]

ID = KN/2 (VGS -VTN) (1+ VDS)

>

VGS -VTN

Figura 11.13 Modelo MOSFET nivel 1

429

Entre los parmetros ms importantes para el diseo tenemos:

W:

anchura del canal.

L:

longitud de canal.

PD/PS:

permetros del drenador.

AD/AS:

rea del drenador.

Los parmetros L y W, determinan el comportamiento del transistor.

Figura 11.14 Mosfets

L
N
rea = W x N
Permetro= 2W + 2N

Figura 11.15 Nivel de capas

430

Tecnologas de 0.35m / 0.5m.

0.35

0.5

2500

7300

POLY

0.6

0.6

0.6

0.6

0.6

11000

8000

7300

7300

M1

M2

M3

M4

M5

0.6

0.7

0.8

3500

6900

6900

8400

POLY

M1

M2

M3

0.35

0.5

Parmetros SPICE para MOSFET

Parameter Name

Symbol

SPICE Model Index

Zero- Bias Threshold Voltage

VTO

Process Transconductance

Body- Bias Parameter

Channel Modulation

Oxidie Thickness

tox

Lateral Diffusion

xd

Matallurgical Junction Depth

xj

Surface Inversion Potential

2lfFl

Substrate Doping
Surface State Density

NA, ND

Fast Surface Density

Qss/q

Total Channel Charge Coefficient

Type of Gate Material
Surface Mobility

m0

Maximum Drift Velocity

umax

Mobility Critical FIeld

xcrit

Critical Field Exponent in Mobility Degradation

Transverse Field Exponent (mobility)

SPICE
Name

Units

Default
Value

LEVEL

VT0

KP

A/V2

2.E-5

GAMMA

V05

LAMBDA

1/V

TOX

1.0E-7

LD
XJ

m
m

0
0

PHI

NSUB

cm-3

NSS

cm-3

NFS

cm-3

NEFF

TPG

U0
VMAX

cm2/V-sec

UCRIT

m/s

UEXTP

V/cm
-

UTRA

0.6
0
0
0
1
1
600
0
1.0E4
0
0

431

Otros parmetros:

Units

Default
Value

RS

RD

RD

Sheet resistance (Source/Drain)

Ro

RSH

/O

Zero Bias Bulk Junction Cap

Ci0

CJ

F/m

Bluk Junction Grading Coeff.

MJ

0.5

Zero Bias Side Wall Junction Cap

Cisw0

CJSW

F/m

Side Wall Grading Coeff.

msw

MJSW

0.3

Gate-Bulk Overlap Capacitance

CgbO

CGBO

F/m

Gate-Source Overlap Capacitance

CgsO

CGSO

F/m

Gate-Drain Overlap Capacitance

CgdO

CGDO

F/m

Bulk Junction Leakage Current

Is

IS

Bulk Junction Leakage Current

Density

Js

JS

A/m

1E-8

Bulk Junction Potential

PB

0.8

Symbol

SPICE
Name

Units

Drawn Length

Effective Width

Source Area

AREA

AS

Drain Area

AREA

AD

Source Perimeter

PERIM

PS

Drain Perimeter

PERIM

PD

Squares of Source Difussion

NRS

Squares of Drain Difussion

NRD

Parameter Name

Symbol

Source resistance

Rs

Drain resistance

Parameter Name

432

SPICE
Name

Default
Value

Software
El software es una parte verdaderamente importante a la hora de realizar un diseo
ya que permite tener una visin aproximada de la funcin que cumplir el circuito, o realizar la interconexin de dispositivos en un impreso.
Existen innumerables herramientas CAD para este fin, ya sean de libre distribucin,
versiones de prueba (Trials) o licenciadas, todo depende de la aplicacin y la complejidad
del diseo.
En la web se encuentran muchos tipos de aplicaciones, por ejemplo en cuanto a la
simulacin de un circuito, tenemos:
ORCAD.
Electronic Workbench.
Microcap.
Tina.
De otra parte, para el diseo de circuitos impresos tenemos:
Electra.
Ares.
Eagle.
QuickCheck
Finalmente en cuanto al diseo a nivel de compuertas:
L-Edit.
Protel.
Ivex.

Figura 11.16 Ejemplo de empleo de software de simulacin de circuitos

433

Descripcin del diseo de alto nivel

l diseo de un circuito integrado digital es bsicamente un proceso de descripcin del mismo, junto con la simulacin de su comportamiento para verificar
que el diseo es correcto, conforme a las especificaciones o requisitos del mismo. La descripcin digital puede hacerse a diferentes niveles, en particular, a
nivel geomtrico (layout), a nivel lgico (esquemtico) o a nivel funcional (programa).
El nivel geomtrico (descripcin fsica del circuito integrado) no tiene sentido en el
diseo sobre circuitos integrados programables (pues ya estn fabricados) y es utilizado
en forma muy limitada en el diseo de ASICs con librera, es decir en el diseo de celdas
estndar (standard cell) o de arreglo de compuertas (gate array), solamente se usan algoritmos de colocacin y conexin de las celdas de la librera, que ya estn diseadas.
Los niveles lgico y funcional ofrecen dos alternativas de diseo: en forma grfica de
esquema de compuertas y biestables, adecuadamente conectadas, o en forma de texto,
describiendo el comportamiento del circuito; actualmente, y cada vez ms, predomina
la descripcin en texto, utilizando un lenguaje de descripcin circuital (HDL, Hardware
Description Language).
Existen, pues, tres niveles de descripcin de los diseos digitales:
Nivel geomtrico (layout): descripcin grfica de las diferentes regiones fsicas
que conforman el circuito integrado (difusiones, polisilicio, metal, contactos,...), o sea, el
dibujo que corresponde a las mscaras con las que se fabricar el integrado; este nivel
es propio y casi exclusivo del diseo completo (full custom).
Nivel lgico (esquemtico): descripcin, en trminos de compuertas lgicas y biestables; es el nivel que corresponde directamente al diseo con librera,
Nivel funcional (texto): descripcin del comportamiento del circuito en un lenguaje
de descripcin circuital (como puede ser VHDL o Verilog).
Las tareas realizadas por los diversos tipos de descripcin, se resumen en la Tabla 11.1.

434

1 Nivel Funcional
Lenguajes de Descripcin Funcional
- Edicin y anlisis de la descripcin.
- Simulacin funcional.
- Compilacin lgica.
2 Nivel Lgico
Descripcin
- Captura de esquemas.
- Generacin de celdas matriciales (ROM, PLA, RAM, ...).
Simuladores Lgico-temporales
Anlisis Temporal
- Verificacin de tiempos de anticipacin y de mantenimiento.
- Clculo de retardos y deteccin de caminos crticos.
Test
- Simulacin de fallos.
- Cobertura de test.
- Generacin automtica de test
3 Nivel Geomtrico
Descripcin
- Colocacin y conexionado de celdas: Placement and Routing.
- Edicin grfica.
Simulacin
- Extractores de parmetros: back-annotation.
- Simuladores Informticos.
Comprobacin Lgica
- Extractores lgicos.
- Verificacin de correspondencia.
- Verificadores de reglas de diseo

Tabla 11.1 Subdivisiones de la descripcin del diseo digital

En todos los niveles es preciso comprobar que el diseo es correcto, a travs de la

simulacin de su comportamiento:
En el nivel geomtrico, se utilizan simuladores informticos, en particular el simulador SPICE, extrayendo previamente, sobre el layout, los transistores y los componentes
capacitivos y resistivos presentes.
En el nivel lgico, se emplean simuladores lgico-temporales que actan en trminos de funciones booleanas y de retrasos temporales (tiempos de propagacin).
En el nivel funcional, los lenguajes de descripcin circuital ofrecen simuladores del
comportamiento del circuito, tal como queda descrito en dichos lenguajes.
Adems, en el nivel lgico se aplica el anlisis de tiempos para verificar que se respetan los tiempos de propagacin, de anticipacin y de mantenimiento (y, en el caso de
ASICs, se obtiene el conjunto de vectores de test necesarios en el proceso de integracin
para comprobar que cada ejemplar fabricado responde efectivamente al diseo).

435

En el nivel funcional (lenguajes de descripcin circuital), se dispone de compiladores

que trasladan la descripcin al nivel lgico. En dicho nivel lgico, los compiladores para
circuitos integrados programables, traducen el diseo en el mapa de fusibles que corresponde a su programacin; en el caso de ASICs, del nivel lgico se pasa al nivel geomtrico
mediante algoritmos de ubicacin y conexin que sustituyen la descripcin lgica por la
conexin de las correspondientes celdas de la librera, adecuadamente situadas.

Proceso de Diseo
El proceso de diseo se puede definir como la secuencia de pasos que llevan desde el concepto de un producto hasta los esquemas de fabricacin que describen cmo
hacer dicho producto.

Especificaciones de Diseo
Una vez analizados los requisitos y las interfaces con el entorno en que va a funcionar
el producto, se incluye un diseo con el esquemtico de la arquitectura del mismo en forma de diagrama de bloques de alto nivel. En el diagrama, cada bloque tendr una funcin
clara que se puede especificar con una formula o algoritmo matemtico, o simplemente
en lenguaje natural. Tal diagrama debe especificar el tipo y formato de los datos que se
transfieren entre los bloques y puertos de entrada/salida.

Desarrollo con una biblioteca de componentes

Una vez que se ha desarrollado el diagrama de bloques de alto nivel en la fase de especificacin, se debe redefinir iterativamente o descomponer en componentes menores.
La finalidad de este proceso es asegurar que el producto no contenga ms que los componentes predefinidos en la biblioteca de componentes que se ha caracterizado para una
tecnologa de fabricacin. En algunos casos estas bibliotecas contienen componentes de
uno o ms niveles de abstraccin.
Los componentes de la biblioteca deben estar, por tanto, probados y completamente
documentados para que los diseadores puedan usarlos si tener que analizar su estructura.

Sntesis del diseo

En el proceso de diseo, la sntesis es el procedimiento mediante el cual se convierte
una especificacin o descripcin del comportamiento de un componente, en una descripcin estructural usando componentes de los niveles de abstraccin ms bajos que se
incluyen en una biblioteca dada.
La sntesis se puede entender como un proceso de redefinicin de la descripcin de
comportamiento, en el que se aaden ms detalles estructurales en cada paso. En la
prctica, esto normalmente significa que la descripcin se divide en varios bloques y se
reescribe para reflejar el resultado de la divisin.
Siguiendo los niveles de abstraccin descritos anteriormente, se pueden identificar tareas de sntesis:
1. Sntesis del sistema: convierte una especificacin en una estructura de componentes a nivel de procesador.
2. Sntesis de la arquitectura: convierte algoritmos, diagramas de flujo o conjuntos de
instrucciones en componentes a nivel de registro.

436

3. Sntesis secuencial: transforma la descripcin de una maquina de estados finitos

en compuertas y biestables.
4. Sntesis lgica: transforma expresiones booleanas en componentes a nivel de
compuertas.

Anlisis del diseo

Una vez se ha sintetizado un diseo, se evala verificando que satisface los requisitos de la especificacin, o en algunos casos, verificando que el diseo desarrollado es
realmente el mejor dentro de las distintas alternativas de diseo. Una de las medidas ms
importantes es el costo de fabricacin del producto concreto. Esta medida usualmente se
aproxima con el tamao o medida del rea, ya que el rea de un microchip o una PCB
es proporcional al costo de su fabricacin.
La otra medida importante que concierne al proceso de diseo son las prestaciones
del producto, las medidas ms usuales de esta medida son: retardo entrada/salida, perodo de reloj, y tiempo necesario de ejecucin de una instruccin o programa.
Finalmente, el ndice de testeabilidad se define en fusin del nmero de fallos de
fabricacin detectables y del nmero de patrones de test que se necesitan para detectar
todos estos fallos. En general, el nmero de fallos potenciales es proporcional al nmero
de patrones de test que se necesitan, que a su vez es proporcional al tiempo necesario
para verificar el producto fabricado.

Documentacin
El paso final del proceso de diseo consiste en preparar la documentacin del microchip o sistema fabricado. Esta documentacin generalmente incluye la representacin
fsica como de comportamiento del producto, pero omite las representaciones estructurales detalladas, que se consideran confidenciales del fabricante. La informacin sobre
el comportamiento se da usualmente en forma de un diagrama de bloques tosco acompaado por un diagrama de flujo que describe el comportamiento del sistema completo o
de alguna de sus partes. Adems esta documentacin sobre el comportamiento presenta
protocolos de comunicacin y se suele dar en forma de diagramas de tiempo para una o
varias entradas y salidas. La representacin fsica, por otra parte, contiene el tamao, la
informacin de encapsulado, y los nombres y posiciones do todos los conectores. Finalmente, esta documentacin tambin especifica los rangos mnimos, normales y mximos
de corriente, tensin, potencia, temperatura, y tiempos de retardo.

Herramientas CAD
Capturado y modelado del diseo
Se puede capturar la representacin estructural usando una herramienta de captura.
Esta herramienta permite al diseador seleccionar un componente de un men situado
en la pantalla y conectarlo a otros componentes mediante lneas que representan cables.
Este tipo de representacin estructural de captura se denomina esquemtica, y las herramientas que frecuentemente se usan para su captura se conocen como herramientas de
captura de esquemas.

437

Alternativamente, con un lenguaje de descripcin de hardware, como el estndar

VHDL del IEEE, se puede llevar a cabo la captura de esquemas. Sin embargo, adems
de la captura de esquemas estos lenguajes de descripcin del hardware tambin permiten capturar representaciones de comportamiento, as que se puede describir con el
diseo como una combinacin de su comportamiento y de su estructura.
Cada una de estas descripciones se denomina modelo del diseo real, ya que proporciona parte de la informacin sobre el diseo manual. La herramienta CAD puede usar
la informacin de diseo que proporciona cada modelo para analizarla posteriormente,
evaluar la calidad del diseo o incluso para su sntesis posterior. El proceso de desarrollo
de estos modelos se denomina modelado, y la gua que proporciona instrucciones para
describirlos, incluyendo la informacin requerida para que puedan ser usados por otras
herramientas, se denomina gua de modelado.

Herramientas de sntesis
Las tcnicas de sntesis se usan siempre que se necesita convertir una descripcin
del comportamiento en una descripcin estructural que contenga componentes de una biblioteca dada. Las herramientas de diseo lgico permiten convertir expresiones booleanas en estructuras a nivel de compuerta, adems minimizan el nmero de compuertas,
el retardo de propagacin y/o el consumo de energa. Las herramientas de sntesis secuencial son necesarias para sintetizar estructuras que contengan elementos de memorias. Estas herramientas estn concebidas para minimizar el nmero de elementos de
memoria a usar en el circuito, para generar una codificacin de los estados y entradas
que reduzca sus costos, para minimizar el retardo entrada/salida, y para simplificar las
expresiones booleanas que se requerirn en su implementacin.
Las herramientas de sntesis de alto nivel o de comportamiento se usan para convertir
expresiones aritmticas, conjuntos de instrucciones, o descripciones algortmicas, en estructuras a nivel de registro, en el que se minimizan tanto el tamao del microchip como
el tiempo de ejecucin.

Verificacin, simulacin y estrategias de test

Una vez se ha capturado el diseo mediante una herramienta de captura de esquemas, se necesita verificar si el diseo funciona como se esperaba. En el procesamiento
y evaluacin de un circuito integrado se utilizan tres tipos de procedimientos: de simulacin, verificacin y supervisin, que tienen objetivos y metodologas de ejecucin totalmente diferentes:
Simulacin funcional
Anlisis de tiempos y
Test del circuito fabricado.
Estos tres procedimientos se refieren, respectivamente, a la verificacin del comportamiento del circuito resultante del proceso de diseo (Tabla 11.2), a la verificacin de los
tiempos implicados en tal circuito y a la verificacin de cada circuito integrado obtenido
tras el proceso de fabricacin.

438

La simulacin funcional trata de comprobar si el diseo realizado funciona adecuadamente, es decir, si se ajusta a las especificaciones o requisitos que se pretendan
alcanzar. Consiste en reproducir el funcionamiento real del circuito para verificar que es
correcto, incluyendo las ms diversas situaciones posibles de sus entradas y comprobando la ausencia de errores en la respuesta del circuito. Es un estudio estmulo/respuesta
(entradas/salidas) en relacin con el funcionamiento normal del circuito; se realiza con
simuladores lgico-temporales que evalan la respuesta booleana a los vectores de entrada y calculan tambin el tiempo de respuesta. Cada celda bsica es sustituida por la
correspondiente funcin booleana y por un tiempo de propagacin que tiene en cuenta la
carga (fan out y capacidad equivalente) que soporta su salida.
La simulacin funcional se efecta globalmente (calculando las salidas que produce el
circuito en funcin de las ondas de entrada que recibe) y suministra informacin sobre la validez del diseo (sobre si es correcto o no); en caso de que no sea correcto, obliga a redisear
parcial o totalmente el circuito para que su funcionamiento coincida con el que se pretende.
1 verificacin del comportamiento
Simulacin
- Funcional
- Lgica-temporal
- Computacional (Informtica)
2 verificacin de tiempos
Anlisis de tiempos
- Tiempos de anticipacin y de mantenimiento
- Tiempos de propagacin y
- caminos crticos
3 verificacin del circuito obtenido
Test
- Simulacin de fallos
- Cobertura de fallos
Tabla 11.2 Procedimientos de verificacin.

El anlisis de tiempos trata de comprobar que se respetan las restricciones temporales internas (compatibilidad entre los tiempos de propagacin, los tiempos de anticipacin
set-up y de mantenimiento hold) y de calcular la velocidad mxima de trabajo del circuito; asimismo, aporta informacin sobre los caminos en que se violan las restricciones
temporales y sobre los caminos que resultan crticos respecto a la velocidad mxima de
funcionamiento del circuito.
Ambos procedimientos de comprobacin/verificacin (simulacin funcional y anlisis de tiempos) se ejecutan en las diferentes etapas del diseo: tanto en el nivel lgico,
sobre el esquemtico del circuito, como en el nivel geomtrico, sobre las mscaras que
conectan con el proceso de fabricacin. Cuanto ms cercana es la informacin que utilizan al nivel fsico definitivo del circuito ms precisa es la simulacin temporal y el anlisis
de tiempos. Cuanto ms prximos nos situemos a la configuracin fsica real del circuito
integrado, mayor precisin puede obtenerse en los aspectos de carga efectiva que sopor-

439

tan las salidas de las celdas bsicas y en los retardos debidos a los efectos resistivos y
capacitivos que introducen las conexiones (es decir, en aquellas cuestiones que afectan
a los clculos temporales).
Tanto la simulacin funcional como el anlisis de tiempos son comprobaciones que
se ejecutan en el proceso de diseo y pueden determinar una vuelta atrs en el mismo
para corregir lo que no funciona bien. En cambio, el test de un circuito integrado es la
comprobacin, posterior a la fabricacin del mismo, que garantiza que el circuito se ha
fabricado bien, es decir, que todas las celdas que configuran el circuito han sido integradas correctamente de forma que el resultado fsico coincide con el esquema circuital
resultante del diseo.
El test no equivale, ni mucho menos, a la simulacin funcional: no se trata de verificar
que el funcionamiento normal del circuito es el deseado, sino de comprobar que todos
y cada uno de los transistores han sido fabricados y conectados correctamente. Tngase
en cuenta que, si el circuito es relativamente complejo, su funcionamiento total no puede
ser simulado, dado que requerira una secuencia enormemente alta de vectores de test.
El test es, por tanto, mucho ms exigente que la simulacin funcional: que el diseo
es correcto queda garantizado, en la misma etapa de diseo, por la simulacin funcional
y, complementariamente, por el anlisis de tiempos en lo que se refiere a restricciones
temporales; con el test de lo que se trata es de garantizar, para cada uno de los circuitos
integrados, que tal diseo ha sido fabricado correctamente, es decir, que cada uno de
los circuitos fsicos obtenidos (chips) corresponde exactamente al diseo. El proceso de
diseo ha de estar orientado al test; no basta un diseo funcional sino que hay que efectuar, a la vez, un diseo para el test, siendo as que, en muchas ocasiones, los aspectos
relativos al test resultan ms difciles y complejos que el propio diseo funcional.
El test va ms all de una comprobacin funcional de los casos de inters: los vectores de test pretenden verificar que todos los nodos booleanos presentes en el circuito
integrado son capaces de actuar correctamente, lo cual asegura, en gran medida, que el
circuito fsico responde efectivamente al diseo efectuado y no contiene errores debidos
al proceso de integracin. En la prctica, es imposible la comprobacin funcional completa de un circuito digital complejo, recorriendo todos los casos posibles; el test permite
efectuar una comprobacin completa de todos los nodos booleanos del mismo, conforme a un modelo conceptual establecido para tal finalidad.
El test se efecta, tambin, mediante un estudio estmulo/respuesta (entradas/salidas) utilizando una secuencia apropiada de vectores test (que no coincide con la secuencia propia de la simulacin funcional, aunque sta puede formar parte del conjunto global
de vectores de test). Los vectores de test han de permitir controlar, desde las entradas
del circuito integrado, cada uno de los nodos booleanos internos del mismo (pudiendo
situarlos a valor 0 1) y observar, desde las salidas del circuito integrado, el estado
booleano de cada uno de dichos nodos; de esta forma, podremos comprobar que cada
celda bsica est en su sitio y que acta correctamente.
No se debe olvidar que aun cuando la aplicacin del test es posterior a la fabricacin,
afecta directamente al diseo por cuanto que el circuito ha de ser testeable (no todos lo
son) y, adems, la obtencin de los vectores de test forma parte del diseo del circuito.

440

CAPULO

12

Test de circuitos integrados

Introduccin

l proceso de diseo de circuitos integrados (CIs) finaliza con el desarrollo del

producto y la evaluacin de sus especificaciones. Con este fin, el test de los
circuitos integrados est encaminado a verificar que las capacidades del producto correspondan con las esperadas, adems de probar bajo qu condiciones es capaz de operar el dispositivo.
Realizar el test permite encontrar errores en el diseo que se pudieron pasar por alto,
o aspectos que no se tuvieron en cuenta para la aplicacin prctica y que en las simulaciones no aparecen, todo esto antes de su produccin en masa para evitar la fabricacin
de dispositivos defectuosos que en ltimas representaran gastos elevados para la empresa diseadora. Estos test tambin buscan garantizarle al cliente un funcionamiento
ptimo, al descartar componentes deficientes y permitir que slo chips libres de fallas
lleguen hasta el consumidor.
Para probar un circuito integrado existen diferentes pruebas, dependiendo de lo que
se busque verificar, como son: el test funcional, en el cual se prueba que el circuito cumpla con su objetivo, presente las seales de salida deseadas cuando se le apliquen las
seales de entrada del diseo; el test temporal, analizando los tiempos de respuesta del
circuito, se observa que tengan los tiempos de propagacin, tiempos de hold y set-up esperados, bajo ciertas condiciones en las seales de entrada; y el test de fabricacin, en
el que se verifica si el circuito est bien fabricado.

Test de circuitos integrados

l test es una etapa muy importante durante el ciclo de produccin de los circuitos integrados. El objetivo del test es el de verificar si los circuitos fabricados
funcionan o no correctamente, en funcin de las especificaciones con las que
fueron diseados. El costo total para fabricar CIs est relacionado directamente con el costo de test, pero igualmente con el tiempo necesario para generar y aplicar
el test y con la calidad de dicho test.
El costo de test es una parte importante dentro del costo de fabricacin. En 1999 el
International Technology Roadmap for semiconductors (ITRS, por sus siglas en ingles)
explicaba el problema que tiene el costo del test debido a su aumento relativo respecto
al costo total. La tendencia se bas en los circuitos que ocupaban el mayor segmento del
mercado (microprocesadores), y auguraba que este aumento seguira en el futuro. Sin

445

embargo esta tendencia se ha visto modificada desde entonces, por un lado, no todos los
sectores han seguido la misma tendencia, y por otro lado, se han conseguido mejoras en
el test que han permitido relajar esta tendencia, y el aumento relativo del costo del test
en muchas aplicaciones se ha disminuido. A pesar de ello, no en todos los segmentos ha
habido mejoras, y en algunas aplicaciones el costo del test puede llegar a significar hasta
el 70% del costo total de fabricacin.
Otro factor importante consiste en el momento en el cual se realiza el test, y consecuentemente, en qu momento se detectan los defectos de los circuitos. El hecho de
que se detecten en una etapa muy tarda dentro del proceso de fabricacin repercute
directamente en los costos. Si estos defectos se detectan demasiado tarde, se malgasta
tanto tiempo como recursos en continuar el proceso de fabricacin de unos circuitos que
sern posteriormente descartados por defectuosos, aumentando as el costo unitario de
fabricacin. La calidad del test que considera algunos de los circuitos defectuosos como
buenos puede provocar una prdida de confianza del cliente y posteriormente, repercutir
directamente en las ventas. En otro caso, considerar defectuosos circuitos que son correctos disminuye el rendimiento del proceso de fabricacin, y por ende, aumenta el costo
unitario de fabricacin.
10,0E-3
1981

1984

1987

1990

1993

1997

1999

2001

2003

2005

2008

2011

1,0E-3
cost/tran

Coste/ transitor (cent$)

100,0E-6

ASIC TESTER cost/tran

Micro tester cost/tran

10,0E-6

1,0E-6

100,0E-9

10,0E-9

1,0E-9
Ao

Figura 12.1 Evolucin del costo/transistor.

446

2014

Test de fabricacin

l proceso de test de fabricacin se inicia aceptando el diseo como funcionalmente correcto, es decir, que el diseo presentado va a cumplir con su propsito, y posteriormente se trata de comprobar que fsicamente tambin lo es.
Para esto, se realiza un estudio de estmulo-respuesta (entradas-salidas), en
el que se emplean unos vectores de test que pretenden controlar desde las entradas,
el valor de un nodo y observarlo desde las salidas.
Vector de test = {vector de entrada,vector de salida}
Para realizar este estudio se utiliza una mquina de test que accede a los nodos de
entrada/salida mediante sondas de punta y aplica a las entradas los vectores de test.
Una vez realizado el estudio, se obtiene el resultado, de carcter binario ya que si est
correcto el circuito se encapsula, y si es incorrecto se desecha.
Entre los objetivos del test de Circuitos Integrados digitales encontramos:
1. Que el comportamiento lgico del circuito sea el esperado (test de funcionamiento).
2. Que Las salidas alcancen los valores de tensin e intensidad previstos en las hojas de especificaciones (test esttico o test DC).
3. Que el comportamiento dinmico (tiempos de subida, bajada y propagacin) se
encuentren en los mrgenes previstos (test dinmico o test AC).

Fases del test de fabricacin

1. Durante el diseo del circuito: Estos pasan por una etapa de verificacin para garantizar las caractersticas.
2. Fabricacin del circuito:
Comprobaciones que aseguren que sea correcta la realizacin de los procesos tecnolgicos.
Se comprueba funcionalmente desde los nodos de E/S.
Sistemas automticos de test (ATE).
Los ATE estn concebidos de forma que permiten automatizar los tres tipos de comprobaciones que se mencionan en los objetivos del test. Estn construidos por: una mesa
de test DOUT; un controlador encargado de gobernar estos recursos para poder establecer las condiciones bajo las que se realizarn las comprobaciones; memoria donde
almacenar los patrones de test. Su funcin es almacenar patterns (conjunto de vectores
de test)
3. La vida activa del circuito se comprueba una vez montado sobre la placa.

447

Tipos de test fabricacin

1. Test tecnolgico: que comprende la medicin de parmetros DC (tensiones VIL,
VIH, resistividades, etc.), y parmetros AC (tiempos de propagacin, tiempos de
subida y de bajada).
2. Test de puntas: bloqueos y circuitos abiertos.
3. Test de encapsulado.
4. Test de prototipo.

Test concurrente y no concurrente

Concurrente: Se incluyen circuitos integrados que permiten que los resultados
que se van obteniendo por el sistema se vayan comprobando mientas se estn
obteniendo.
No Concurrente: Se incluye en el circuito circuitera adicional para testearlo sin
necesidad de ATEs.
Modo sistema: El circuito funciona normalmente.
Modo test: El circuito se autocomprueba.

Test de prototipo contra test industrial

Test de prototipo: Para testear pocas unidades. Se comprueba que funcione, por
qu no funciona, donde est el error, lmites hasta los que funciona y si puede ser
destructivo.
Test industrial: Para testear muchas unidades. La respuesta del test es booleana.
No es destructivo.

Inconvenientes del test de circuitos integrados

1. Hay que comprobar cada uno de los circuitos, lo cual implica un consumo de tiempo muy elevado, que se traduce en sobrecostos de produccin.
2. EL nmero de nodos accesibles es muy reducido, haciendo que el anlisis no sea
completo y un circuito deficiente podra no ser detectado.
3. El test de CIs en la mquina de test es caro y el nmero de vectores de test necesarios puede ser muy grande.
4. En el caso de circuitos secuenciales es necesario adems determinar el orden de
aplicacin.

Test temporal
El objetivo del test temporal consiste en verificar que se cumplan los tiempos de
propagacin esperados en las simulaciones, bajo ciertas condiciones de las seales de
entrada. Principalmente se prueban dispositivos especiales fabricados en el contorno de
la oblea: resistencias, transistores, condensadores, etc. Por ser un test de calidad, solo
se prueban algunas obleas y se realiza un anlisis estadstico.

448

Modelo de fallos

ebido a que comprobar el funcionamiento de un circuito integrado es un problema muy complejo, se debe realizar un modelo de fallos, en el que se pueda:

Determinar los fallos posibles y contar su nmero.

Encontrar vectores de test para cada fallo.
Conocer que fallos detecta cada vector de test.
Calcular la cobertura de fallos.

Cobertura de fallos =

Fallos detectados
100
Fallos Posibles

Los defectos tpicos que se pueden encontrar en un circuito integrado son (Figura 12.2):
Cortocircuito entre capas.
Cables interrumpidos.
Cortocircuito entre la puerta (gate) y el sustrato.
Estos fallos dan lugar a las siguientes consecuencias:
Nodos cortocircuitados con las alimentaciones.
Nodos cortocircuitados entre s.
Nodos Flotantes.
Dentro de los modelos de fallos se encuentran:
Fallos por bloqueo (Stuck at): se dan 2 fallos:
Stuck at 1: Cortocircuito entre un nodo y VDD.
Stuck at 0: Cortocircuito entre un nodo y GND.
Fallos por circuito abierto: que incluyen:
Stuck open: Nodo en circuito abierto.
Stuck closed: Nodos en cortocircuito.
Estos fallos pueden dar lugar a dispositivos secuenciales. Por ejemplo, en una NOR
de 2 entradas, un circuito abierto puede comportarse como se ilustra en la Figura 12.3.

449

Figura 12.2 Posibles fallos en un circuito integrado1

A B

Out

Out - 1

Figura 12.3 Esquema NOR con circuito abierto en NMOS (izquierda). Tabla de verdad (derecha) 2

MODELO STUCK AT
Este modelo de fallos cuenta con las siguientes caractersticas:
Se consideran como elementos componentes del circuito las celdas bsicas.
Se consideran nodos las entradas a estas celdas bsicas y las salidas primarias.
Para cada nodo se toman dos fallos posibles:
Nodo bloqueado a 1: Stuck at 1
Nodo bloqueado a 0: Stuck at 0
Se supone que en el circuito hay un nico fallo.
1 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
2 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf

450

El fallo que se detecta de forma directa con este modelo es el cortocircuito entre dos
terminales de un transistor MOS, y entre un nodo y la alimentacin. El resto de fallos
posibles se detecta de forma indirecta, haciendo una segunda prueba a cada nodo. Los
fallos detectados son:
Transistor MOS en circuito abierto.
Pistas cortadas.
La interconexin entre pistas.
Este modelo no detecta fallos mltiples, pero es capaz de detectar alguno de ellos
individualmente. Para detectar un fallo, inicialmente se aplica a un nodo del circuito el
valor booleano D, deseado y se observa el valor del nodo de salidas (Figura 12.4).
1
1
1
D

Fallos detectados:
stuck-at_1 en la entrada *
stuck-at_0 en todas las entradas

D=0 => y=0

D=1 => y=1
0
0
0
D

Carry_Out

Carry_In
y
*

Fallos detectados:
D=0 => y=0
D=1 => y=1

Suma

stuck-at_1 en todas las entradas

stuck-at_0 en la entrada *

Vectores de test: (000,001,010,100)

(000,111)

Figura 12.4 Ejemplos de deteccin de fallos con el modelo Stuck at3

Test de circuitos integrados combinatorios

e toma el modelo Stuck at, que es el modelo ms utilizado. Los defectos fsicos pueden modelarse como lneas de circuito lgico que quedan bloqueadas
permanentemente a 0 o a 1.

Dice que un circuito combinatorio se puede probar siempre que se puedan

controlar y observar todos sus nodos, siempre y cuando en el circuito no aparezcan redundancias booleanas

3 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf

451

Algoritmo D
Este algoritmo, introducido por IBM en los aos 60, se utiliza para determinar los vectores de test. Consiste en:
1. Asignar el valor D al nodo a evaluar.
2. Se propaga el valor D hasta las salidas, asignando los valores adecuados a los
nodos intermedios (observar n).
3. D y el resto de los valores de la etapa anterior se propagan hacia las entradas
(controlar n).

Test de un nodo
Para llevar a cabo el test de un nodo se observar el siguiente ejemplo: el circuito de
la figura 5, implementa la funcin segmento f de un conversor BDC a 7 segmentos:
__

n1

n2

C 1
1
B 0
A
1

__

__

Yf = D + C B + C A + B

0 n9
1

n7

n3
n4

0
1
n5
n6

0
0

n8

0 n10
Yf
1

fallos = 2*10

Figura 12.5 Esquema conversor BDC a 7 segmentos 4

Se analiza el nodo 7:
1. Se le asigna el valor D a n7.
2. Observar: (n2,1); (n9,D); (n1, n8,0); (n10,D).
3. Controlar: (n1=0, Di=0); (n2=1, Ci=1); (n7=D, n3=D, n4=1); estos valores fuerzan
n5 y n6, y por lo tanto n8=0, y esto es correcto.
4. Vectores de test 01D1 (0101 bloqueo a 0, 0111 bloqueo a 1).

Nodo no evaluable
________
Tenemos la funcin: Yf = D + C B A + ( B + A ) simplificando Yf = D + C + B + A

El nodo 7 no se puede evaluar, los valores bolanos de n7 y n8 son incompatibles.

4 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf

452

C 1
X
B 0
A
0

n1
n2

0 n9
1

n7

n3
n4

0
1
n5
n6

0
0

0 n10
Yf
1

n8

Figura 12.6 Esquema de circuito implementado con la funcin no evaluable5

Generacin de vectores
A continuacin se presenta el procedimiento para la generacin de vectores.
Se toma un nmero de vectores aleatorios (o funcionales) y se calcula la cobertura
que producen (60% a 80%).
Se incrementa este conjunto mientras produzca resultados.
Se estudian los nodos no evaluados y se obtienen sus vectores de test segn
algoritmo D.
Cuando se alcanza la cobertura deseada (usualmente 95% 98%) se detiene
el proceso.
Se intenta minimizar el nmero de vectores de test necesarios, ya que se paga por
el tiempo de testeo. Normalmente se paga por paquetes de 64K o 256K vectores.
El tamao del paquete depende de las caractersticas del test empleado.

Diseo orientado al test

El objetivo de un diseo orientado al test es el de mejorar la controlabilidad y observabilidad de los nodos, para incrementar la tasa de cobertura con un nmero menor de vectores.
Para esto, se utilizan los siguientes mtodos:
Eliminacin de redundancias.
Insercin de puntos de test, es decir convertir nodos internos en salidas para mejorar la observabilidad y aadir el control externo a entradas de puertas internas,
multiplexndolas para funcionar en modos normal/test.
Separar el circuito en bloques estudiables de forma individual.

Insercin de puntos de test y utilizacin

Para identificar los posibles fallos en un circuito se pueden aumentar los puntos de control y observacin al insertarlos fsicamente:
5 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf

453

 Puntos de control CP:

C1
C2

CP

Figura 12.7 Puntos de control CP con inyeccin de 0 6

C1
CP1

C2

CP2

C1

0
1

CP1

C2

CP2

Figura 12.8 Puntos de control CP con inyeccin de 1/0 segmentos 7

Puntos de observacin OP:

0P
C1
CP

C2

Figura 12.9 Puntos de observacin OP segmentos 8

6 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
7 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
8 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf

454

Utilizacin de los puntos de test:

Los puntos de control:
Buses de control, direccionamiento y datos en un diseo estructurado en bus.
Lneas de control en dispositivos triestado.
Seales de control en memorias.
Puntos de observacin:
Seales redundantes.
Caminos de realimentacin globales.
Salidas de dispositivos con muchas entradas (multiplexores, generadores de
paridad, etc.).
Salidas de flip-flops, contadores, registros de desplazamiento.
Buses de datos, direccin y control.
La insercin de puntos de test implica un aumento en el nmero de nodos de entrada/
salida, por lo que se utilizan salidas y entradas multiplexadas, en modo test o modo normal.

Test de circuitos integrados secuenciales

El valor de los nodos depende de los vectores de entrada y del estado almacenado en
los biestables, por tanto se necesitan secuencias ordenadas de vectores de entrada para
fijar el estado interno, por ejemplo, en un test de un contador de 16bits, si partimos de 0,
se necesitaran 65534 pulsos de CLK para comprobar el Stuck at 0 del bit MSB.
En el diseo orientado al test, se cuentan con las siguientes caractersticas:

Diseo sncrono con nico flanco activo de reloj (se evala con base a un nico reloj).
Uso o no de determinado tipo de biestables.
Uso o no de triestados.
Inicializacin del sistema, de los biestables (necesario para la simulacin).

SCAN-PATH
El Scan-Path consigue la reduccin del problema al separar la lgica combinatoria
de la secuencial, aadiendo un multiplexor a la entrada de los elementos de memoria,
facilitando la evaluacin de un nico registro de desplazamiento.
Este mtodo tambin permite evaluar todos los biestables (full scan) o solo en los que
se requiera (partial scan). EL control y la observabilidad se consiguen encadenando los
biestables, durante el test de uno o varios registros de desplazamiento.

455

Los circuitos requieren de pines extra para el escaneo, por lo que los biestables son
ms complejos, como se observa en las Figuras 12.10 y 12.11.

d
clk

scan_in

d
scan_enable

qn

clk

clk qn

q/scan_out
qn

flip-flop con scan

flip-flop sin scan

Figura 12.10 Diferencias entre un flip-flop sin escaneo (Izq.) y con escaneo (Der.) 9
Lgica Funcional

scan_in

clk

qn

clk

qn

clk

qn

clk

scan_out

qn

clk

scan_enable

Figura 12.11 Lgica funcional del Scan-Path 10

Ventaja: Vectores de test slo para la parte combinatoria, optimiza el uso de ATE.
Desventajas: Necesita lgica adicional, pines adicionales, nmero de ciclos de test
elevado, las condiciones del test no son reales, la lgica adicional empeora el circuito por
aumentar el retardo, el consumo y aumenta el riesgo de mal funcionamiento.

Operacin
1. Se obtienen los vectores de test de cada bloque combinatorio (delimitado por elementos secuenciales) segn el algoritmo D.
2. Se cargan estos vectores de test encadenados en el registro de Scan (modo test)
sern necesarios tantos pulsos CLK como biestables (n) tenga el registro de Scan
(se puede reducir el nmero de pulsos usando varios registros cortos, pero se
requieren ms pines).
3. Se pone el circuito en modo normal y se aplica un pulso CLK.
9 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
10 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf

456

4. Se regresa al modo test y se extrae el valor del registro de Scan, aplicando n pulsos de CLK. En esta fase tambin se puede cargar de nuevo el registro.

Test de placas y de sistemas complejos

a extraordinaria complejidad que alcanzan hoy da las placas de circuitos digitales y los sistemas digitales completos repercute fuertemente sobre su comprobacin, lo que resulta sumamente difcil. La filosofa desarrollada con el mtodo
del scan path para el test de circuitos secuenciales es aplicable al test de placas
de circuitos integrados digitales de la siguiente manera:
a. Ha de incluirse un biestable en cada terminal de los circuitos integrados; dicho
biestable actuar en modo de test formando parte junto a biestables internos del registro
de desplazamiento que conforma el camino de exploracin (scan path) para el test del CI.
b. Los caminos de exploracin de los diversos circuitos integrados sern conectados
en serie para formar un largo camino de exploracin global para el test de placa.
c. El scan path permite controlar en serie todas las entradas y salidas de los CI y
observar en serie todas sus salidas, de forma que se puede probar cada uno de dichos
circuitos utilizando sus propios vectores de test.
d. El scan path permite fijar valores en las salidas de los circuitos integrados y observar, luego, las entradas de todos los circuitos, lo cual hace posible comprobar las pistas
de conexin, comprobando si los valores fijados en las salidas de los circuitos son recibidos correctamente en las entradas de los circuitos conectados a tales salidas.
Esta manera de abordar el test de placas digitales, mediante la inclusin de biestables
en el contorno de todos los circuitos integrados, para formar junto con los biestables internos propios del diseo un camino de exploracin scan path de la placa, constituye un
mtodo de comprobacin que recibe el nombre de exploracin de contorno: boundary scan.
Entradas

Biestables
Salidas
internos

Pistas
cicuito
impreso

Test-out

Test-in

Figura 12.12 Boundary scan

457

El boundary scan requiere disponer de circuitos integrados especiales preparados

para el test de contorno, dichos circuitos incorporan biestables y perifricos en todos sus
terminales, as, en todas sus entradas y salidas; y cuatro terminales adicionales dedicados especficamente al test: dos para la entrada TDI test in y salida TD0 test out del
registro de desplazamiento, uno como entrada de control para la ejecucin del test TMS
test mode switch, y otro como entrada de reloj para el test TCK.
Si el circuito integrado es secuencial, los biestables propios del circuito son conectados al registro de desplazamiento scan path junto con los biestables perifricos, para
poder efectuar el test completo de los circuitos.
El circuito funciona en tres modos, completamente diferentes:
1. El modo normal en el cual no actan los biestables perifricos y no existe scan
path: TMS = TDI = 0 y TD0 = 0.
2. El modo de desplazamiento TMS = 1, TCK = pulsos de reloj, en que se produce el
desplazamiento del registro que configura el scan path y, por tanto, la entrada y
la salida de los vectores de test.
3. El modo de ejecucin de test TMS = 0, TDI = 1, TCK = un solo pulso de reloj (TD0
=1) en que los biestables perifricos actan en dos sentidos:
a. Antes del pulso de reloj, como entradas hacia los circuitos integrados (para realizar
su test interno) y como salidas (para realizar el test de conexiones entre ellos).
b. Despus del pulso de reloj, como entradas (para recibir el resultado del test interno).

Test de placas PCB JTAG

Este es un procedimiento anlogo al test secuencial. Definido por el estndar IEEE
JTAG (Join Test Action Group), cuenta con las siguientes caractersticas:
Registro de todos los pines de los circuitos integrados.
Scan-Path formado por todos los pines de los circuitos.
Necesidad de terminales especficos para el test: scan-input, scan-output, scanclk y test-mode.
Aplicable tanto al test de la placa como al de los circuitos.

458

Test interno

ste mtodo de prueba de circuitos integrados es muy til para aplicaciones de

circuitos extensos repetitivos, tales como RAM o PLA. Busca reducir costos de
test, posibilitar el test sobre la placa, en algunas situaciones la autodiagnosis
dinmica y la tolerancia a fallos.

Para el test interno se requiere:

Generador de vectores de test: LFSR.
Analizador de resultados: analizadores de FIRMA.

BIST (Built-In Self Test)

Se basa en un registro especial que acta como generador y/o compresor de los patrones que se aplican a un circuito y no necesita introducir ningn vector de test.
Funciona de la siguiente manera: estando en modo test, se aplican pulsos CLK mientras se comprueba que la salida del comparador de test (TDO) permanece en cero.
Ventajas: Se eliminan los costos de generacin de vectores de test, el test se realiza
a la velocidad del circuito, no hay circuitera externa de comprobacin.
Desventajas: Necesita espacio propio, no se puede acceder a nodos Internos.
Contiene una mquina de estados que analiza conjuntamente todos los vectores de
test. La generacin interna de los vectores de test puede ser con pre-almacenamiento,
test exhaustivo o pseudo-aleatorio (LFSR: Linear Feedback Shift Register).

Q1

Q0
clk

Qm

clk

Qm-1

Qm

clk

clk

clk

clk

V0

V1

Vm'

Vm-1

Vm

Figura 12.13 Esquema BIST 11

11 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf

459

Compactacin de vectores (firma)

Para este mtodo, es necesario comparar las salidas producidas por los vectores
internos de test para comprobar la correccin del circuito. Para simplificar el circuito comparador, se compactan las salidas.
FIRMA sobre N bits: compresin de una palabra de M>>N bits.
Dos palabras de M bits tendrn diferente FIRMA si son distintas y difieren en no
ms de N bits.
Un LFSR adecuadamente modificado es un compresor de FIRMA.

clk

clk

clk

clk

clk

clk

clk

clk

CLK

D0

D1

D2

D3

D4

D5

D6

D7

Figura 12.14 Esquema compactacin de vectores FIRMA 12

BILBO (Built-In Logic Block Observer)

Utiliza un LFSR interno capaz de generar vectores de test pseudo-aleatorios, o funcionar como analizador de firmas.
Seales: SIN y SOUT, que construyen los pines de escaneo; B1 y B2 que permiten
escoger el modo de funcionamiento.
Funciona muy bien en circuitos muy modulados o con estructura en bus. Cada mdulo tiene 2 registros BILBO.
Funcionamiento: Modo registro desplazamiento, modo test, modo registro desplazamiento.

L
F
S
R

Bloque
a
testear
1

L
F
S
R

Bloque
a
testear
2

Figura 12.14 Esquema BILBO 13

12 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
13 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Ingeniera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf

460

Los registros reconfigurables BILBO permiten su reutilizacin tanto funcional, como

de generadores de vectores y de analizadores de firma, permitiendo el test secuencial de
los distintos bloques.

Test AD-HOC
Es un conjunto de normas de diseo que permiten acceder y controlar mejor los
nodos internos. Las normas prcticas de diseo para el test son:
1. Facilitar el acceso y la observacin de los nodos internos: convirtiendo seales
conflictivas en pines E/S, uso de MUX para facilitar el acceso y la observacin a
nodos internos, uso de registros desplazamiento
2. Asegurar la inicializacin de todo elemento de memoria interna.
3. Evitar la lgica redundante porque puede enmascarar la deteccin de fallos.
4. Evitar la generacin de seales de reloj internas, as como de asincronizaciones.
5. Particin del circuito, si es muy grande.
6. Dar un buen informe del circuito diseado: donde debe especificarse el funcionamiento lgico del circuito, las seales de control y reloj, la sincronizacin de todas
las seales, y que elementos del test son testeados con lgica adicional.

El test en la etapa de diseo.

Durante el diseo del circuito, estos deben pasar por una etapa de verificacin para
garantizar las caractersticas deseadas. El objetivo del test en esta etapa principalmente
consiste en reducir el tiempo de diseo y maximizar las probabilidades de xito.

Herramientas
a. Simuladores genricos:
Analgicos.
Digitales.
Diseo Digital

Diseo Analgico
Descripcin

Descripcin

Simulacin

Simulacin

Prototipo

Prototipo

Verificacin

Verificacin

Ajustes/ Simulacin

Fin

Ajustes/ Simulacin

Autoverificacin

Fin

Figura 12.16 Esquema de simuladores genricos

461

Autoverificacin: (Test Bench)

Adquiere resultados correctos.

Ejecuta la simulacin.
Compara resultados de la simulacin con los esperados.
En caso de error genera mensaje texto.
Reduce el uso de visores de formas de onda.
Acelera la depuracin de sistemas complejos.
Debe ser fiable y exhaustivo.

b. Simuladores ad-hoc
Los simuladores ad-hoc, como ya se mencion, se basan en un conjunto de normas
de diseo que permiten acceder y controlar mejor los nodos internos. Son programas que
materializan el algoritmo que se desea plasmar en hardware.

Tcnicas de prueba
Particin
1. Particin funcional: Separar funciones completas en un solo mdulo funcional. Sin
solapes ni comparticiones.

f3
f1

f2

f3

f4

f5

f6

Adecuado

f1

f2

f4

f6

f5
Inadecuado

Figura 12.17 Particin funcional

2. Particin fsica: Si un determinado mdulo funcional combina partes analgicas y

digitales, deberan separarse.

Digital

Digital
Digital

Analog
Digital

Analog

Analog

Adecuado

Analog

Inadecuado
Figura 12.18 Particin fsica.

462

Digital

Puntos de prueba
1. Pasivos: Su propsito es la observacin de seales. Se utilizan para conectar
instrumentos de anlisis.
Osciloscopio: Permite el ajuste de circuitos analgicos y la monitorizacin de
seales digitales crticas.
Analizador Lgico: Permite el anlisis de seales digitales e incluir conectores
para simplificar la conexin.
2. Activos: Mediante puntos de prueba activos es posible introducir seales en el
circuito con objeto de controlar su funcionamiento. Dichas seales permiten:
Introduccin de estmulos.
Inicializar circuitos digitales.
Abrir lazos de realimentacin en circuitos digitales (con la ayuda de multiplexores) para facilitar el test.
Desconectar seales de reloj para poder introducirlas desde el exterior.
3. Activos y Pasivos:
Tambin es posible utilizar la tcnica de puntos de prueba utilizando puntos activos y
pasivos de forma simultnea combinando las caractersticas que se describieron anteriormente. Esta tcnica es de amplia utilizacin en sistemas digitales con buses de datos.
Durante el test, el instrumento de test se conecta como un dispositivo ms del bus.
Puede comportarse como receptor (anlisis), como transmisor, o incluso como controlador del bus (excitacin).

ATE:Sistemas automticos de test.

Estn construidos por: una mesa de test donde se encuentra el CI a probar o DUT
(Device Under Test) y que contiene los recursos de test (generadores de estimulos,
comparadores, drivers, etc.), un controlador encargado de gobernar estos recursos
para poder establecer las condiciones bajo las que se realizarn las comprobaciones,
y dispositivos de memoria para almacenar los patrones de test. La funcin bsica de
un ATE es comparar los resultados obtenidos en las medidas con los que debera
entregar un dispositivo funcionando correctamente (vector de test).

Estructura de un ate
SECCIN DE CONTROL: ordenador y software.
SECCIN DE TEST:
Generadores de estmulos.
Unidades o matrices de conmutacin.
Instrumentos de medida.
INTERFAZ CON LA UNIDAD:
Acondicionadores de las seales.
Cableado y alimentacin de la unidad.

463

CONTROLADOR

Instrumentos de
Excitacin

Instrumentos de
Medida

Conmutacin

Fuente de
Alimentacin

DUT

Figura 12.19 Estructura de un ATE.

Tipos de ATEs
1. In Circuit
Son los encargados de comprobar la continuidad, los circuitos abiertos y cerrados y de realizar medidas sobre sistemas que se encuentran conectados. Se basan en utilizar camas
de agujas para aplicar y recibir los estmulos analgicos y fundamentalmente digitales.
2. Funcionales
Aplican estmulos al sistema a probar (tarjetas y sistemas) y miden las respuestas
que generan mediante dos mtodos a saber:
Comparar con resultados almacenados previamente.
Analizar los datos obtenidos.
3. Known-Good
Sistemas de ATE que permiten mantener un sistema completo. Se basan en introducir, en un sistema que funciona correctamente, la unidad de prueba y medir las respuestas. Si el sistema funciona correctamente la unidad probada es correcta.
4. DE COMPARACIN
El sistema compara el DUT con una referencia que funciona correctamente. Para ello
aplica al DUT y a la referencia las mismas seales comparando las respuestas obtenidas.

Ventajas de los sistemas de ATE

464

Disminucin de los tiempos de prueba.

Posibilidad de repeticin de las medidas
Menor preparacin del operador del sistema.
Eliminacin de los errores.
Mayor capacidad de anlisis.

 Generacin automtica de estadsticas e informes.

Disminucin de costos y aumento de la produccin.

Instrumentos de medida
En los ATEs se utilizan equipos para medir seales analgicas y digitales en los rangos de frecuencia que van desde las seales continuas hasta los GHz.
Instrumentos:

Multmetros.
Osciloscopios.
Digitalizadores con y sin DSP.
Frecuencmetros/Contadores.
Medidores de potencia.
I/O Digital Optoacoplada.

Instrumentos de excitacin
En los ATEs se utilizan equipos para aplicar estmulos analgicos y digitales.

Generadores arbitrarios.
Generadores sintetizados de barrido.
Convertidores D/A.
Generadores de pulsos.

Elementos de conmutacin
Utilizados para encaminar las seales entre el DUT y los instrumentos.
Multiplexores.
Scanners.
Matrices de conmutacin.

Ejemplo: ADVANTEST Modelo T6682 ATE

Figura 12.20 ADVANTEST Modelo T6682 ATE 14

14 Lubaszewski M. MIC05: Teste de Circuitos Integrados. PPGMicro UFRGS. 2007.

465

1. Diagrama de bloques
Frame Processor
ALPG
(Option)
SCPG
(Option)

Tester
Controller

Pin Data
Selector
Rate
Generator
SQPG

Formatter

Timing
Generator

AFM
(w/ALPG)

PE

Timing
Memory

TTB
Data Fail
Memory

PMUs
MDC UDC

Waveform
Memory

Device
Power
Supplies

Digital
Compare

Figura 12.21 Diagrama de bloques Advantest T6682 ATE 15

2. Caractersticas
Utiliza VLSI chips en implementacin de 0.35 m.
1024 canales de pins.
Velocidad: 250, 500, o 1000 MHz.
Exactitud de tiempo: +/- 200 ps.
Tensin: -2.5 a 6 V.
Exactitud CLK: +/- 870 ps.
Ajuste resolucin CLK: 31.25 ps.
Patrn de multiplexado: escritura 2 patrones en un ciclo ATE.
Multiplexado de Pines: usa 2 pines para controlar 1 pin de DUT.

15 Lubaszewski M. MIC05: Teste de Circuitos Integrados. PPGMicro UFRGS. 2007.

466

DUT

APENDICE

Iniciando L-edit
Para iniciar L-edit, haga clic en el botn start en la ventana taskbar y vaya hacia el directorio de instalacin de L-Edit (generalmente en Programs>Tanner L-edit Pro> L-edit Pro).
Luego haga doble click en el icono de L-Edit que esta en el escritorio y tiene la siguiente presentacin:

Setup de archivos
Cada diseo en L-edit contiene informacin bsica tal como una lista de layers (trazos), marco de la tecnologa y la opcin del modulo especifico para SPR, DRC, y extraccin. Toda esta informacin es conocida como el setup. Esta informacin de diseo se
puede transferir usando File >ReplaceSetupy File >ExportSetup.

Exportacin de Setup.
Cuando inicia L-edit, el programa toma el archivoledlt.tdb y lo lee para cargar la informacin, esto siempre lo har por defecto. Si L-Edit no encuentra este archivo en el
directorio correcto , L-Edit buscara el directorio donde el ejecutable este localizado. En
caso de que L-edit no encuentre el archivoledlt.tdb, el mostrara un mensaje de peligro
de error.
Con o sin archivo de inicio, ledlt.tdb, cuando L-edit inicia genera una nueva celda nueva, Cell0. Para poner en marcha L-edit con un archivo TDB especifico, se debe hacer
doble click sobre el archivo TDB y este se cargara y abrir automticamente el L-Edit.

Lnea de Argumentos y de Mando.

Para iniciar L-edit con una lnea de argumentos, haga click en Start y seleccione Run.
Use Browse para llegar hasta el directorio que contenga a ledit.exe.
L-edit usa las siguientes lneas de comandos y argumentos:
file1.tdb, file2.tdb, ...
Nombre de los archivos TDB.
-d
Previene a L-edit para cambiar el actual directorio.Sin esta bandera, L-edit carga el

471

actual directorio a el ltimo TDB abierto en L-edit.

-d <dir name>
Cambia el directorio actual a uno especificado.
-f
Instruccin para que L-Edit ignore trabajos de grupos y uso de archivos de configuracin.
-n
Desactiva la grilla.
-r
Este comando asocia el archivo TDB con la versin de L-Edit mostrada en la linea
de mando.
-s
Evita la asociacin de archivos.
-u <nombre de archivo>
Carga el archivo macro especificado. Mltiples opciones u pueden ser usadas para
cargar varias macros.
-U <nombre de archivo>
Carga el archivo macro especificado y ejecuta la primer macro registrada en UPI_Entry_Point. Solo una macro puede ser ejecutada, pero la macro puede ser ejecutada dentro del llamado de otra macro.

Interfase
Los siguientes son los componentes de la interfase de L-Edit:
Barra de men.
Herramientas estndar.
Herramientas de edicin.
Herramientas de dibujo.
Herramientas de verificacin.
Herramientas de pegado y ruta.
Paleta de trazos.
Barra de estado.
Colocacin o coordenadas.
Barra de botones del mouse.
rea de trazo.
Interfase de lnea de mando.
A continuacin se muestra su ubicacin en la pantalla de trabajo:

472

Barra de Titulo y Barra de Men.

La barra de titulo indica el archivo y la celda activa. La barra de men contiene los
comandos de L-Edit y se muestra de la siguiente manera:

FILE

Comandos para crear, abrir, guardar e imprimir archivos.

EDIT

Comandos para copiar, borrar, seleccionar, encontrar y editar texto.

VIEW

Comandos para expandir, contraer y cambiar la vista.

DRAW

Comandos para transformar diseos elementales.

CELL

Comandos para crear, manipular e instanciar celdas.

SETUP Comando para acomodar parmetros del setup para la aplicacin, diseo,
trazos, paleta de colores, y herramientas.
TOOLS Comandos para examinar XrefCells, creacin y borrado de trazos, DRC,
acomodado y enrutado del diseo, extraccin, vistas de corte de seccin y activacin de
macros.
WINDOWS
HELP
de L-Edit.

Comandos para mostrar ventana de documentacin.

Comandos para acceder a guas de usuario e informacin general acerca

Arreglo de Ventana.
El men Windows contiene comandos para manipulacin de ventanas de documentos y textos de L-Edit.

473

Buscar Ayuda.
Para conseguir documentacin, presione el botn (
de los siguiente comandos del men ayuda (Help)

) de ayuda o seleccione una

Layout Editor
Placement and Routing
Design Verification
UPI
X-Tools
Dev-Gen
Quick Reference
Application Notes
FAQ
Para determinar la versin de L-Edit que esta usando, seleccione Help>About L-Edit.
L-Edit le mostrara la siguiente ventana de dialogo:

De click sobre Supportpara ver el contacto con Tanner EDA TechnicalSupport.

474

De click sobre Memory para ver informacin del sistema operativo de su coputador.
L-Edit desplegar la siguiente presentacin:

Si tiene muchas ventanas abiertas en L-Edit usted puede recibir la siguiente advertencia:

Barras de Herramientas.
L-Editutilisa ocho diferentes barras de herramientas que se pueden mostrar u ocultar
usando View >Toolbars.

Tambin se puede mostrar y esconder las barras de herramientas a travs de un

men sensitivo. Para activar el men posicione el puntero en cualquier parte de la barra
de herramientas y de un click con el botn derecho del mouse. El men es dinmico y
puede mostrar las opciones y herramientas para configurar el L-Edit.

475

Usted puede mover y redimensionar todas las herramientas. Para cambiar de posicin
una barra, de click sostenido sobre una esquina y arrstrela a la nueva posicin. L-Edit
mantiene su configuracin de tablero cuando usted cierre la sesin. Si quiere que la herramientas retornen a la posicin inicial use ResetToolbarsmostrada en la anterior grafica.
Herramientas Estndar:

476

Herramientas de Edicin:

Herramientas de Dibujo:
Esta herramienta tiene botones para ortogonales, 45 grados y para todos los angulos.
Para mostrar solo un set de botones de click derecho sobre la barra de dibujo y seleccione.

477

Los siguientes botones son los que presenta la barra de dibujo:

Herramientas de Verificacin:

478

Herramientas de ruta y postura:

Paleta de Trazos:
La paleta se muestra a continuacin:

L-Edit soporta un gran nmero de tecnologas, cuyos layers estn agrupados en la paleta de layers representados por iconos que representan a cada material. El icono muestra
el color y el patrn de cada layer simulado en el trazado. Cuando el puntero del mouse se
desplaza sobre la paleta, el nombre de cada material aparece en la barra de estado.
Para ver layers adicionales puede usar la barra de desplazamiento de la paleta que
se muestro en la anterior grafica.
Usando el botn derecho del mouse en la parte superior del men asociado con la
paleta, se puede ocultar, mostrar o asegurar los layers, abrir el dialogo setuplayers, y
cambie el tamao de los iconos de la paleta. Para activar el men posicione el puntero
en cualquier parte de paleta y de click derecho a lo cual aparecer la siguiente pantalla:

479

Lock[nombre Layer] Cuando ejecuta este comando no puede dibujar, mover o editar
objetos con el layer especificado. Use Lock All o Unlock All, respectivamente.
Cuando un layer es boqueado, L-Edit indica este estado de dos formas:
Una mascara de comprobacin aparece al lado como Layer[nombre Layer].
El icono del layer es enrejado en l paleta de trazos, as:

Barra de estado.
All hay tres barras asociados con L-Edit: La barra de estado, la barra de botones del
mouse y el localizador. Para ocultar o mostrar la barra de estado use: View > Status Bars.

Barra de estado.
La barra de estado, localizada en la parte inferior de la ventana de L-Edit, presenta la
sensibilidad y la informacin de los detalles de la interfase.

480

Barra de Botones del Mouse.

Esta muestra la actual funcin de cada botn.

Los botones del mouse tienen diferentes funciones de pendiendo de la localizacin

del mouse en la aplicacin.

Localizador.
Normalmente el localizador proporciona la localizacin del puntero respecto a un origen absoluto. El origen absoluto esta en la coordenada (0,0) y esta marcado con una
cruz en el rea de trazo.
Se puede cambiar la relacin entre las unidades del localizador y cualquier unidad
fsica en los dilogos SetupDesign- Technology y SetudDesign Grid

Area de trazos.
El rea activada para el trazo del objeto es llamada area de trazo. El origen del sistema esta marcado con una cruz y esta dado por la coordenada (0,0), esta marca se puede
activar u ocultar usando View >Display>MajorGrid y View >Display>MinorGrid. Tambien
se puede ajustar el espaciado entre los puntos de la grilla mayor o menos usando SetupDesignGrid.

Sistema de Coordenadas.
L-Edit usa las unidades del localizador para reportar dimensiones de objetos y coordenadas. Este tambien las utiliza para mostrar la grilla, el desplazamiento del mouse
sobre la grilla, y el ruteado de grilla BPR.
Para realizar los clculos L-Edit usa, como unidades internas, enteros de 30 bits con
signo. La relacin entre unidades internas, unidades de localizador y unidades fsicas es
definida de la siguiente manera:
Las unidades fsicas son mapeadas a unidades internas en SetupDesignTechnology
Las unidades del localizador son mapeadas a unidades internas en SetupDesignGrid

Realizacion de compuertas
Cargar cnm25
Para abrir el programa L-Edit 9.1 y cargar automticamente las reglas de diseo
cnm25, se debe hacer doble clic en el cono cnm25.tdb

481

y aparecer la siguiente ventana de inicio

donde podemos notar que se han cargado las reglas de diseo

Se puede observar el men principal (arriba), la barra de herramientas (izquierda y
debajo del men principal) y el rea de edicin (centro)

Guardar
Lo primero que se debe hacer es guardar el archivo con un nombre diferente, para lo
cual hacemos clic en File>Save as
En Nombre cambiamos cnm25.tdb por nombre.tdb, en nuestro caso, escribimos
ejemplo-inversor.tdb. Ntese que no se cambia la extensin tdb.

482

Al hacer clic en Guardar, aparecer la sgte ventana

donde se puede observar que ya la celda numero cero aparece con el nombre que le dimos.

Paleta de colores
La paleta para las reglas cnm25 es la siguiente

Verde: rea activa
Gris: polisilicio 0
Rojo: polisilicio 1
Azul: metal
Puntos Verdes: implantacin N
Negro: contacto

483

Pasando el mouse sobre cada color se puede conocer la capa Correspondiente.

Estos colores se pueden cambiar en el Setup.

Realizacin de un transistor Nmos

El primer paso para la realizacin del transistor es crear los cortes de contacto, en
todas las tecnologas las dimensiones mnimas de los cortes de contacto son las que
identifican a la tecnologa, en nuestro caso 2.5um.

Se hace clic en BOX

y en la paleta de colores hacemos clic en el
icono negro correspondiente a contacto, luego dibujamos un cuadro de 2.5 x 2.5.
Para saber de las dimensiones de los objetos que se estn dibujando, en la parte
inferior de la ventana se observa un mensaje que nos indica la capa sobre la que se esta
trabajando y las dimensiones (en micras) del objeto seleccionado (ver sgte figura)
La cruz que aparece en el rea de edicin indica el punto con coordenadas (0,0)

En esta figura se puede observar que el ancho y el largo del area de contacto dibujada es de 2.5um.
Ahora hacemos clic en el icono de area activa (verde) y dibujamos un rectangulo mas
grande, as:

484

Aqu se ha copiado el area de contacto para que queden iguales. Esto se hace seleccionandolo y luego se presiona Control+C y Control-V, o se va al men de edicion y se
copia y se pega.
Para mover se hace clic sobre el area de contacto y con el botn central del mouse
presionado, se mueve al lugar que queramos.
Ahora se hace clic en el icono correspondiente a Metal (azul) para hacer el drain y el
source. El diseo va as:

Ahora realizamos el area de Gate, hacemos clic en el icono correspondiente a Polisilicio 1 (rojo)

Esta es la estructura bsica de un transistor, pero falta determinar si es tipo P o tipo

N. Se debe tener en cuenta que el sustrato es tipo P y viene determinado as.
Para realizar un transistor tipo N, debemos aadir una implantacin N, icono de puntitos verdes. El transistor tipo N quedara de la sgte forma:

Realizacin de un transistor Pmos

Para realizar un transistor Pmos se realiza el mismo procedimiento anterior pero sobre un pozo tipo N, el cual se construye con el icono blanco (pozo n) que se encuentra
debajo del icono de contacto. El transistor Pmos queda as:

485

Realizacin del inversor cmos

Ya tenemos el transistor nmos y el transistor pmos, ahora solo nos falta unir las reas
de gate y la de drain con source.
El circuito final queda de la sgte manera:

Se recomienda aadir unas zonas extra para optimizar los diseos, en estas zonas se
conectan la alimentacin, es decir, Vdd y Vss.
EL diseo optimizado es el sgte:

486

Nomenclatura de los nodos

A continuacin debemos colocar nombres a los nodos para poder ubicarlos fcilmente a la hora de realizar la simulacin del circuito.
Para esto debemos hacer clic en
y luego hacer clic en la capa que queremos
nombrar, por ejemplo para el nodo de entrada (gate). Aparece la sgte ventana:

En On layer, se selecciona la capa correspondiente, en nuestro caso Polisilicio 1; en Port

name, se coloca el nombre que queremos asignar, para el ejemplo Vin; y en Text size se
coloca el tamao del texto, en nuestro caso para que se vea colocamos 4.5; clic en Aceptar.
De sta misma forma le ponemos los nombres a Vdd, Vss y Vout.

487

El circuito queda de la sgte forma:

Deteccin de errores.
Para detectar errores se hace clic en

, aparece esta ventana:

Damos clic en Aceptar y empieza el proceso de deteccin de errores. Si no hay errores aparece el sgte cuadro:

488

Clic en OK.

Correccin de errores
Si el diseo presenta errores aparece la sgte ventana

Habilitar el Display DRC Error Navigator y al hacer clic en OK, aparece

Donde aparece una lista detallada de los errores presentados, al haber un error se
presenta un numero diferente de cero entre parntesis cuadrados. Para identificar el error
se debe dar doble clic en cada error y el programa ubicar dicho error.
Por ejemplo al hacer doble clic en el error 2.3.1 Margen entre area activa p+ y pozo
n aparece lo sgte:

489

Donde se indica que dicho margen es menor al establecido en las reglas de diseo.
Este error se soluciona haciendo el pozo n un poco ms grande.
Luego vamos al sgte error que corresponde a la dimensin del rea de contacto, hacemos doble clic.

Para solucionar este error debemos aumentar el tamao del contacto a por lo menos
2.5u x 2.5u.
Luego vamos al sgte error realizando el mismo procedimiento anterior

Para solucionar este error pegamos las pistas, ya que ambas son de metal y segn el
diseo deben estar unidas.
Una vez corregido los errores verificamos nuevamente y corremos el DRC hasta que
hayamos corregido todos y cada uno de los errores.
Con ste procedimiento hemos diseado un inversor en la tecnologa cmos utilizando
las reglas de diseo cnm25.

490

El uso de las celdas estandar en L-EDIT

La Celda Standard es bloque de construccin bsico para cualquier diseo de circuito
integrado, esta puede ser creada en el mismo layout o llamada desde otro archivo diferente.
A continuacin se muestra el ejemplo de construccin de match D, a partir de celdas:
El Latch a nivel de compuertas tiene la siguiente configuracin:

En donde el funcionamiento de este es el siguiente cuando Ck es igual a uno la

compuerta de transmisin de la entrada deja pasar el dato y pasa al inversor de arriba
y cuando Ck es igual a cero la compuerta de transmisin de la entrada se abre y la otra
compuerta de transmisin se activa dando como resultado el dato guardado.
A nivel de transistores la compuerta de transmisin es la siguiente:

y el inversor es el siguiente:

491

Como vemos en el latch D estas dos estructuras se repiten varias veces, lo cual dibujarlas cada vez de nuevo en L-edit resulta bastante dispendioso, por tal razn, en L-Edit
se permiten la creacin de celdas para el ahorro de tiempo.
El Primer paso es abrir un archivo nuevo (layout) en L-edit, en donde se va a disear el latch.
En L-edit se va a File>New

En este archivo es donde se van a pegar todas las celdas creadas.

Para la creacin de la primera celda se va a barra a la barra de men y en el comando
Cell>new
A continuacin aparecer una ventana como la siguiente:

En esta ventana los campos a modificar son los siguientes:

Cellname: Aqu se debe colocar el nombre con el cual se va a identificar las celdas, en nuestro ejemplo puede ser inversor o compuerta, dependiendo de cual se va
a disear en esta celda.

492

Autor, organization, information: esto es informacin adicional que le desee agregar

el diseador.
Y en el cuadro open new window, cuando esta activada, abre un nueva ventana para
el diseo de la celda.
En esta nueva ventana abierta se disea la celda que se desea crear, como si fuera
un archivo nuevo tal como fue explicada en el ejemplo anterior del inversor.
El inversor creado en la celda debe ser parecido al siguiente:

Para la creacin de la compuerta de transmisin se sigue el mismo procedimiento

anterior, pero estando en la ventana original donde se va a disear el latch D, entonces
para cambiar a la ventana del latch se va la barra de men y se escoge window y en la
parte de abajo se escoge la ventana del latch, como se muestra a continuacin:

A partir de la ventana original se hace la creacin de una nueva celda.

Nota: no olvidar estar chequeando las reglas de diseo para evitar posibles errores
cuando se hagan llamados de las celdas despus en la ventana del latch.

493

El aspecto de la compuerta de transmisin (layout) debe ser como el siguiente:

Se debe tener en cuenta que en la celda de esta compuerta no esta el inversor que
conecta el control con el gate del transistor p, esto no se coloco debido a que se va aprovechar el diseo de la celda del inversor por aparte.
Ahora si se pasa de nuevo a la ventana del latch para hacer el llamado de cada
una de las celdas.
Para el hacer el llamado de la celda del inversor, en la barra de men se va al comando Cell>instante, como se muestra a continuacin:

494

A continuacin aparece una nueva ventana como la siguiente:

En file se selecciona el archivo donde fueron creadas las celdas, en nuestro caso, las
celdas fueron creadas en el mismo archivo y por lo tanto este aparece por default, pero
si se desea hacer el llamado de una celda de otro archivo pues all se selecciona. En el
recuadro de abajo se selecciona la celda que se desea llamary se da ok.
Nota: Una celda no se puede llamar a si misma por lo tanto en el recuadro blanco la
primera celda (el archivo desde donde se hizo el llamado), aparece con una cruz roja.
A continuacin esta aparece en la pantalla como una foto y en primera instancia esta
no puede ser modificada, y de ah en adelante se hace el llamado cuantas veces se requiera de la misma forma que la anterior.
Para nuestro ejemplo se necesitan 5 inversores (contando los de las compuertas de
transmisin) y 2 compuertas de transmisin.
Despus de que se hace el llamado de todos las celdas, el aspecto es el siguiente (el
llamado debe ser hecho desde la ventana del latch)
Nota: Para no hacer el llamado todas las veces de las celdas, la imagen de la primera
celda puede ser repetida con las comando de copiar y pegar y se crean las nuevas celdas. Tengan en cuenta cuando se hace el llamado de la segunda celda igual a la anterior,
esta queda encima de la anterior y hay que moverla a otro lugar.

495

Ahora si se procede a unir todas las celdas para formar el latch D, el procedimiento de
unir celdas es igual a crear cada uno de las componentes, es decir, se le pueden agregar
las layers necesarias externas a cada una de las celdas.
Si de casualidad se desea modificar las celdas llamadas en este diseo, se selecciona la celda a modificar. Se va a la barra de men, luego, Edit>Edit in-place>pushinto.

Si se desea acceder a esta opcin desde al barra de herramientas, es por medio del
icono

Esta opcin lo que hace es deshabilitar la celda como una foto y permite modificar
las capas internas, si se hace una modificacin a una de las celdas, se ve reflejada en
cada una de las celdas llamadas iguales y las que pudieran ser llamadas despus.

496

Nota: Si se modifica la celda original que ha sido llamada de otro archivo, los cambios
no se ven reflejados inmediatamente en las celdas que fueron llamadas. Por lo tanto para
que estos cambios se puedan ver se debe hacer de la siguiente forma:
En la barra de men se escoge Tools>Workgroup>Examine XrefCells links, como
se muestra a continuacin:

y luego aparece una ventana como la siguiente:

En nuestro ejemplo, no se hace necesario la modificacin de las celdas llamadas de

otros archivos por lo tanto no aparece ninguna celda en este cuadro, pero si se hace el
llamado desde otro archivo y se desea actualizar se presiona el botn de update.
El botn unlink se utiliza si se desea desvincular la posible celda seleccionada en el
cuadro blanco de su celda original, es decir, la celda se convierte en un diseo abierto en
el archivo donde fue llamada y queda como si hubiera sido diseada all.
El botn redirect se utiliza cuando se desea cambiar la fuente desde donde fue llamada una celda externa.

497

Otras opciones que ofrece el comando Cell de la barra de men:

Open: permite abrir una celda que no ha sido abierta.

Copy: permite crear una copia de una celda con un nombre diferente en el mismo archivo.
Despus de seleccionar copy aparece una ventana como la siguiente:

All se debe seleccionar la celda que se va a copiar, y luego aparece una nueva ventana donde se debe poner el nuevo nombre de la celda creada.

498

Rename: permite cambiar el nombre de la celda y la informacin adicional dada

por el diseador.
Delete: borra la celda que se escoja en la nueva ventana que aparece.
RevertCell: permite devolver los cambios hechos a las celdas a partir de las siguientes operaciones
File > Save
Tools > Generate Layers
Tools > DRC
Tools > Extract
Draw > Assign GDSII Data Types
Draw > Clear Rulers
Tools > Clear Generate Layers
Tools > Clear Error Layers
Nota: a partir de Undo del comando edit no se regeneran cambios hechos en las celdas.

El navegador de diseo (designnavigator)

Esta opcin permite observar las celdas llamadas y creadas en una estructura jerarquizada de acuerdo a los llamados de las celdas
Para abrir esta opcin se debe ir al comando view>designnavigator o de la barra de
herramientas con el cono
.
La estructura de esta ventana es como la siguiente:

Enrutamiento
Este captulo del tutorial de L-Edit describe cmo utilizar la herramienta de colocacin
y enrutamiento de forma automtica de celdas estndar (SPR) al igual que el uso de bloques caractersticos de L-Edit (BPR)

499

Paquete de herramientas spr (standard cell place and route)

El SPR es un paquete de enrutamiento para celdas estndar, que puede generar automticamente el Layout para un chip. Este consiste en 3 mdulos, que se pueden utilizar
de forma individual o conjunta:
Un mdulo central de enrutamiento para generar el ncleo de la celda.
Un generador de PADs.
Un mdulo que permite conectar los PADs con el ncleo de la celda.
Al ejecutar estos tres mdulos, se obtiene un diseo como este:

Las celdas estndar y PADs que utiliza el SPR se encuentran en una librera de celdas
estndar. El Netlist es generado por el formato EDIF o por el formato TPR (Tanner Place
and Route). Entonces, el SPR genera el ncleo, los PADs y el Layout del chip en L-Edit, el
cual se comprueba y posteriormente se extrae. Para verificar los posibles retardos, se puede generar un archivo de capacitancia nodal (CAP) durante el proceso de enrutamiento.
Los pasos de colocacin y enrutamiento se automatizan completamente. Se puede
utilizar enrutamiento de dos o de tres capas, incluyendo la opcin de la enrutamiento
sobre la celda (OTC). Se pueden enrutar hasta dos seales de I/O (ej., seales del reloj)
por separado para controlar los posibles retardos.

500

Colocacin y enrutamiento de bloques (BPR)

El (BPR) es una herramienta automatizada de colocacin y enrutamiento de bloques.
Puede ser utilizada para incorporar bloques generados por el usuario, bloques habituales,
celdas estndar, ncleos y PADs SPR-generados en el diseo, y realizar el montaje del
chip. BPR inicializa un diseo mediante un netlist EDIF o TPR para los bloques que se utilizarn, despus pone esos bloques en una celda de un nivel superior. Una vez que se inicialice un diseo de BPR, los bloques se pueden poner y enrutar automtica o manualmente.
BPR permite que se realice la colocacin incremental, donde la posicin y la orientacin
de bloques puestos sern conservadas cuando usted agrega nuevos bloques a su diseo.

SPR
Para correr el SPR, se necesitan los siguientes archivos:
Un archivo de diseo (.tdb)
Un netlist (.tpr, .edf, .edn, or .edi). Este archive contiene una descripcin textual del
diseo esquemtico y define las celdas requeridas.
Una librera de celdas estndar, que contiene las celdas y los pads para el diseo.
Importante:
Para la colocacin y enrutamiento de un diseo, primero se debe definir la tecnologa
apropiada para la librera de celdas estndar. Para esto se debe ir a File > New para copiar
el archivo de tecnologa .tdb que se va a utilizar, antes de iniciar el SPR. Tambin se puede
abrir un archivo de diseo que contenga la configuracin de la tecnologa adecuada.
Desarrollo del proceso SPR
Para enrutar un diseo utilizando L-Edit/SPR, se siguen los siguientes pasos:
Crear una representacin esquemtica del diseo.
Exportar el esquemtico como un netlist. L-Edit soporta la versin 2.00 del formato EDIF.
Dar clic en File > New para crear el archivo de layout. Importar la informacin del di-

501

seo (tecnologa) de la librera de celdas escribiendo el nombre de la librera en el campo

Copy TDB setupfrom file del cuadro de dilogo New File.
Dar click en File >Savepara guardar el diseo inicial con un nombre apropiado.
Escoger Tools > SPR >Setup. Especificar el nombre de lalibrera de celdas estndar
y el archivo netlist. Tambin especificar el nodo y el nombre de puerto de alimentacin y
tierra, tal como se us en el esquemtico.

Dar clic en InitializeSetup. Aqu se leer el netlist y se inicializarn los cuadros de

dilogo de instalacin con la informacin del netlist.
Dar clik en CoreSetup, PadframeSetup, y PadRouteSetup respectivamente, para
especificar los parmetros faltantes para el enrutamiento del ncleo.
EnCoreSetup se tienen los siguientes pantallazos:
General: Se definen la librera de celdas, los puertos de las celdas estndar y los
puertos de salida utilizados en la generacin del ncleo:

502

Layers: Define las capas que se usarn para enrutar el ncleo. Se especifican dos
o tres capas. Si se usan tres capas, se puede seleccionar el enrutamiento OTC. Tambin
se definen las capacitancias entre las capas de enrutamiento.

El enrutamiento OTC (sobre la celda) utiliza caminos sobre las celdas, en la capa H2,
entre el borde del canal y el puerto ms alejado entre las celdas.

503

Design Rules: Se especifican las reglas de diseo que L-Edit debe seguir para el
enrutamiento, de acuerdo a la tecnologa de diseo utilizada.

504

Los parmetros que se deben definir se muestran en las siguientes figuras:

Placement: Contiene opciones para controlar la colocacin automtica:

IMPORTANTE: Si la optimizacin de colocacin se desactiva, el agrupamiento de
celdas puede ser utilizado para colocar las celdas en una secuencia especfica.

505

El cuadro de dilogo que aparece es el siguiente:

Global Signals: Contiene opciones para enrutar las seales globales de entrada.
Este cuadro se puede ignorar si no se activa la opcin Global input signalroutingen el
cuadro de dilogo Standard Cell Place and Route.

Power: Contiene opciones para la colocacin y el ancho de las barras de alimentacin y tierra.

506

I/O Signals:Contiene opciones para la colocacin de las seales de entrada/salida.

EnPadframeSetup se dan las opciones para que L-Edit tome las celdas PAD de la
librera estndar de celdas, las coloque en un rea rectangular y, si se requiere, las conecte. Aqu se tienen los siguientes pantallazos:
General: Contiene campos para especificar las celdas y los puertos en la librera estndar para que L-Edit utilice para la generacin del padframe.

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Layout: Se especifica el tamao del padframe y la localizacin de los PADs, adems

de caractersticas individuales de cada PAD.

PadrouteSetup: El PAD ROUTER de L-Edit es un enrutador de dos capas. Primero,

enruta el bus de alimentacin en una capa y luego las seales en otra capa. Para cada
lado del padframe, hay una correspondencia entre las seales conectadas en el padframe y las seales conectadas en el ncleo.

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Los parmetros necesarios se introducen en este cuadro de dilogo, el cual consiste

en cinco pantallazos, que son:
General: Se escribe el nombre de la celda chip, que contiene el ncleo y el padframe.
Aqu es donde se har el enrutamiento.

Layers: Se usa para especificar las capas de las seales I/O, la alimentacin y tierra
y los caminos PAD (de ser necesario).

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Design Rules: Se especifican las reglas de diseo que L-Edit debe usar para realizar
el enrutamiento, de acuerdo a la tecnologa de fabricacin.

Si los puertos del PAD se encuentran en la capa de enrutamiento PAD, se aplican las
siguientes reglas de diseo:

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Para seales I/O, todos los puertos del PAD deben estar en la misma capa, pero esta
no debe ser necesariamente la capa de enrutamiento. En este caso, se insertan unos
caminos (PAD VIAS) usando las siguientes reglas:

CoreSignals: Se usa para especificar las seales que entran o salen del ncleo. Este
cuadro se llena automticamente si el netlist contiene las conexiones PAD.

511

PadframeSignals: Se especifica la lista de seales que entran o salen del padframe.

Este cuadro se llena automticamente si el netlist contiene las conexiones PAD.

512

Dar click en Tools > SPR > Place and Route.Aparecer el siguiente cuadro de dilogo:

Seleccionar la opcin apropiada Core place and route, Padframegeneration, o Padroute). Dependiendo del diseo de celdas estndar, seleccionar la opcin Global input
signalroutingTambin se puede elegir la forma del chip, por ejemplo si se desea una
forma cuadrada, se debe seleccionar Square. Especificar las opciones de salida (Por
ejemplo, nombrar los nodos, etc.).
Dar click en el botn Run. Dependiendo de las opciones seleccionadas, el SPR generar tres nuevas celdas: un ncleo, una celda de caminos y/o un chip (que contiene el
ncleo y los caminos). Si el diseo ya posee estas celdas, el SPR le advertir antes de
sobrescribir estos archivos.
Cuando el proceso se ha completado, el SPR mostrar un cuadro de dilogo SPR
Complete con la informacin esttica del diseo. (Se puede usar Tools > SPR >Summary en cualquier momento para mostrar los detalles.
Dar clic en OK para mostrar el diseo completo. El siguiente diseo tiene 990 celdas
estndar (3.150 compuertas).

513

Confirmar que las dimensiones del ncleo y/o los caminos concuerdan con la limitacin de tamao impuestas. Si no concuerdan, se debe volver a correr el SPR con una
nueva configuracin del ncleo.
Verificar el diseo usando L-Edit /DRC y el L-Edit/Extract.
Salvar el diseo en el formato GDSII.

Generacin del ncleo y enrutamiento de PADs

Para los PADs, L-Edit slo realiza el enrutamiento entre el borde externo del ncleo
y el borde interno del padframe. Entonces, las posiciones y dimensiones del ncleo son
muy importantes, pero su geometra intena no. Por esto, L-Edit determina la posicin del
ncleo buscando un puerto de empalme (abutmentport), que define los lmites del ncleo.
El programa crea este puerto en la capa definida comoIconlayer. Para definir el Iconlayer
se debe ir a Setup>SpecialLayers. Este proceso debe, adems, cumplir con lo siguiente:
El ncleo debe contener los puertos dentro de sus bordes para cada seal que vaya
hacia el padframe.
Los puertos en el ncleo y el padframe deben estar ordenados para que ninguna seal se
cruce sobre otra entre el ncleo y el padframe (excepto las seales de alimentacin y tierra).
Sin embargo, las seales que s se pueden cruzar, solo lo podrn hacer si son de diferentes materiales (por ejemplo, Metal2 para seales I/O y Metal1 para alimentacin y tierra).
Las lneas de alimentacin y tierra son del mimo material y no se deben cruzar.
La siguiente figura muestra la colocacin de los puertos a lo largo del ncleo.

Generacin y enrutamiento de PADs

En la creacin de un padframe L-editenruta las seales solo hasta el borde interno
del padframe. Entonces, las posiciones y dimensiones del Padframe son muy importantes, pero su geometra intena no. Para indicar la regon en la cual puede ser puesto el
ncleo, L-edit coloca un puerto rectangular en el borde interno del padframe.

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Para cada seal que va al ncleo, el padframe debe contener una seal de puerto en
el mismo borde interno. Los puertos para cada seal que va al ncleo se deben colocar
en el padframe, en el mismo orden y en la misma posicin que los puertos de la seal
alrededor del ncleo. Estos puertos pueden estar en el nivel superior o pueden estar en
un nivel inferior. Los pads de alimentacin y tierra deben estar en diferentes sitios del
padframe. L-edit no puede enrutar directamente entre los pads en el padframe. Solo puede enrutar entre el padframe y el ncleo. En la siguiente figura vemos un padframe con
puertos para las seales, alimentacin y tierra.

Un padframe puede ser generado mediante dos mtodos:

Generacin de un padframe desde un netlist con las celdas PAD (PAD CELLS).
Si el netlist contiene Padcells, se debe usar el botn de InitializeSetup, el cual los
incluye automticamente, en el cuadro de dilogo SPR PadframeSetupLayout.
Completar los campos faltantes, como tamao y nombre del Padframe. En el cuadro
SPR Setup escriba los nombres de las librerias que contiene el correspondiente NETLIST.
Ejecutar el SPR con la opcin Padframegenerationactivada.

Generacin de un PADFRAME sin NETLIST o PADCELLS

Si el Netlist no contiene Padcells, o no est disponible, se deben poner los nombres
de las celdas manualmente en el cuadro de dilogo SPR PadframeSetupLayout.
Completar los campos faltantes, como tamao y nombre del Padframe.
En el cuadro SPR Setup escribir los nombres de las librerias que contienen los Padcells y dejar el correspondiente campo de NETLIST en blanco.

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Ejecutar el SPR con la opcin Padframegenerationactivada.

Enrutamiento de seales globales de entrada (GLOBAL INPUT

SIGNAL) (ejemplo: seal de clock)
Este enrutamiento es utilizado para enrutar dos seales I/O como el clock, independientemente de otras seales. Para este procedimiento, las celdas estndar deben contener dos buses con cuatro puertos de seales globales, colocadas por encima y por debajo de los buses de alimentacin y tierra. La siguiente figura muestra una celda estndar
con dos buses de seales globales:

Durante el enrutamiento, L-Edit conecta los puertos que pertenecen las redes de
seales globales (nombradas como A y B en la siguiente figura) a los buses de seales
globales respectivos:

Luego de la colocacin, L-Edit adiciona un nmero de celdas buffer al final de las filas
de celdas estndar, calculadas por el programa. Esto se debe indicar en el cuadro de
dilogo SPR CoreSetupGlobal Signal.
Las celdas buffer se usan nicamente en uno o dos buses. Cada celda buffer contiene
un puerto IN que es accesible desde un lado y es colocado en la capa vertical. El puerto
IN de la celda buffer ms lejana se conecta con la barra de seales globales. Esta barra
tambin se coloca en la capa vertical pero dentro de la barra vertical de alimentacin.

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El enrutamiento de PADs conecta las barras de seales globales verticales al puerto

apropiado en el padframe. La asignacin de capas para las seales globales es equivalente a la asignacin de seales I/O fuera del ncleo. Los PADs de las seales globales
deben ser colocados hacia el lado izquierdo y derecho de las barras.

Diseo de libreras de celdas estndar

Librera de celdas estndar
Las celdas en una librera de celdas estndar deben cumplir con ciertas reglas de tamao y
posicin de puertos. Usualmente, una librera de celdas estndar incluye dos clases de celdas:
Celdas estndar, para enrutar con L-Edit.
Celdas PAD, que son opcionales y son usadas por L-Edit en el enrutamiento de padframe.

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Celdas estndar
Puertos de empalme:
Cada celda estndar debe tener un puerto especial de empalme (Abutment Port). Las dimensiones y la posicin de esta clase de puertos corresponden a los lmites de la celda a la cual
pertenece. Este puerto debe tener la misma altura en todas las celdas estndar que se utilicen.
Puertos de alimentacin
Los buses de alimentacin entran y salen al final de las filas de celdas estndar, se ubican
horizontalmente y se conectan a los puertos de alimentacin en cada celda. Estos se deben
colocar en los extremos de la celda estndar. Los nombres de los puertos de alimentacin se
especifican en PowerSignaland GroundSignalen el cuadro de dilogo SPR Setup.
Los puertos de alimentacin (Vdd o Gnd) deben tener la misma altura y posicin relativa al puerto de empalme en cada celda estndar de la librera. El ancho de los puertos
de alimentacin debe ser cero.

Puertos de seales
Las dems seales que no son de alimentacin y tierra se enrutan por el lado superior o inferior de la celda estndar. Estos puertos debe tener altura cero y un nombre que
obedezca a las celdas estndar primitivas en el Netlist.

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Hay tres opciones de enrutamiento de cables para seguir caractersticas especiales

de un set de celdas estndar:

Puertos RowCrosser
Para enrutar cables entre dos canales de enrutamiento (es decir, a travs de una fila
de una celda estndar) L-Edit usa unos puertos especificados por el usuario que identifican caminos cruzados en filas de celdas. En una celda estndar, conviene utilizar tantos
puertos Rowcrosser como las reglas de diseo y los parmetros del SPR lo permitan.
Esto ayuda a incrementar la eficiencia de rea.

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Celdas estndar especiales

L-Edit requiere tres celdas estndar especiales que deben ser includas en el set de libreras. Estas celdas son nicamente para conexin de nodos. Las celdas Tie-to-Powery
Tie-to-Ground se necesitas donde una celda estndar tiene un pin directamente conectado a Vdd o Gnd. La celda RowCrosser contiene nicamente un puerto RowCrosser.
Su propsito es permitir la conexin entre dos canales ubicados arriba y debajo de una
fila de celdas.
En la siguiente figura se observan tres configuraciones tpicas:

Celdas PAD
Puertos de conexin entre Celdas PAD
La siguiente figura ilustra la conexin entre dos celdas PAD (A y B). En la generacin
del padframe, L-Edit puede optimizarlo bajo ciertas condiciones para que PADs adyacentes sean adheridos entre s como se muestra entre las celdas B y C. Esta figura tambin
muestra arreglos tpicos de los puertos de alimentacin y los puertos de seales.

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Puertos Espejo
Se puede especificar un puerto espejo en el cuadro de dilogo SPR PadframeSetupGeneral. Cuando L-Edit encuentra una celda con el nombre del puerto espejo especificado, automticamente altera la orientacin de la celda colocndola de manera adyacente, nombrada como puerto espejo.
La siguiente figura ilustra un padframe generado con algunos efectos espejo:

Diseo de celdas para enrutamiento de seales globales

Para el enrutamiento de seales de entrada, las celdas estndar y las celdas buffer
son extendidas por dos buses de seales globales, que se sitan arriba y debajo de los
buses de alimentacin en la capa horizontal. Cada bus contiene dos puertos (nombrados
como GS1 y GS2 en la siguiente figura). Estos nombres se definen durante el diseo de
la celda, y forman parte de la definicin de la celda en la librera de celdas estndar.

Colocacin y enrutamiento de bloques

L-Edit cuenta con la herramienta BPR (Block Placement and Routing), que automticamente coloca y enruta un diseo usando un Netlist de formato TPR o EDIF, y bloques
esquemticos como entrada.

521

BPR inicializa un diseo extrayendo del Netlist los bloques y las conexiones a utilizar.
Luego compara el Netlist con los bloques en el layout y coloca bloques referenciados en
el diseo en una celda de alto nivel.
La conectividad se muestra como una red de conexiones pin a pin. Cuando el diseo es
inicializado, se pueden colocar bloques automtica o manualmente de acuerdo a la importancia de minimizar la longitud total de enrutamiento o el rea total cubierta por los bloques.
Cualquier diseo BPR debe tener una celda definida como top-level BPR cell. Esta
es la celda de ms alto nivel de jerarqua dentro del archivo, la cual contiene todos los
bloques. Solo puede haber una de estas celdas por archivo.

Proceso de diseo BPR

El proceso L-Edit/BPR consiste en cinco pasos y uno adicional de anlisis de tiempos,

anlisis integral de seales y pasos de verificacin del layout.
DesignPreparation. Este paso debe ser realizado antes de inicializar el BPR. Durante la preparacin del diseo, se crean y/o copian todos los bloques que deben ser
enrutados durante el proceso BPR.
Initialization. Durante este proceso se especifica el archivo Netlist que L-Edit leer,
cual celda debe ser usada como top-level BPR cell, los nombres asociados con algn
tipo especial de seal, y si se va a utilizar unatop-level I/O cell. La especificacin de los
parmetros de inicializacin se hace en el cuadro de dilogo Tools > BPR >Initialization

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Placement. Durante esta instancia, los bloques son posicionados manual y/o automticamente en el layout. Se puede hacer un anlisis de propiedades elctricas y fsicas
del diseo. Los parmetros de colocacin automtica se especifican en el cuadro de dilogo Tools > BPR >AutomaticPlacement.
Routing. El enrutamiento es la creacin y arreglo espacial de interconexiones (cables y
vas) entre los bloques, y opcionalmente, PADs I/O. Este proceso se puede llevar a cabo manual o automticamente. Los parmetros para el enrutamiento se especifican en los cuadros
de dilogo Tools > BPR >SetupManualRouter y Tools > BPR >SetupAutorouter.
Timing Analysis and Signal Integrity Analysis. L-Edit provee herramientas de anlisis elctrico para cualquier paso del proceso BPR que simula el comportamiento de la
seal de una o varias redes. Mediante estos anlisis se puede evaluar el impacto de la
colocacin escogida, la topologa de interconexin y algunos otros parmetros del diseo.
Layout Verification. Se realiza mediante el Design Rule Checker (DRC)

Preparacin del diseo

Para inicializar un diseo para BPR, se debe:
Definir una tecnologa apropiada. Si se inicia L-Edit sin un archivo de diseo, se debe
ir a File > New para copiar la configuracin TDB.
Crear o copiar en el archivo de diseo (.tdb) cada uno de los bloques y celdas referenciadas en el netlist usado para inicializar el diseo.
Crear un netlist que sera usado durante la inicializacin. Este netlist contiene una
descripcin de los esquemticos e identifica los bloques y otras celdas requeridas.

Definicin de Bloques
Un bloque es una clase de celda que est elctricamente conectada debido a que
est referenciada en el netlist. Cualquier celda que pueda ser referenciada en otras celdas y tenga puertos puede ser usada como un bloque en BPR.

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Inicializacin
Para inicializar un diseo BPR se debe abrir un archivo de diseo, abrir una celda y
seleccionar Tools > BPR >Initialization. Se abre el siguiente cuadro de dilogo:

Si se da clic en Initialize , L-Edit confirmar que todas las celdas y puertos han sido
mapeadas y, si fuera necesario, avisar de errores antes de inicializar el diseo.
Si se da clic en Setup, L-Edit abrir el cuadro de dilogo BPR Setup.

Tabla de Mapeo
Mediante esta tabla se pueden mapear los nombres de las celdas y los pines en un
netlist en el archivo de diseo.

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Comprobacin del Netlist

Cuando se carga un Netlist, cada parte en el diseo es comparada con el netlist para verificar:
Que los nombres de las partes concuerden con los nombres en el netlist.
Que los nombres de los puertos de enrutamiento concuerden con los nombres de los
pines de los bloques en el netlist.

Colocacin (PLACEMENT)
Este proceso se puede realizar manual o automticamente. Se crean unas guas de
enrutamiento (Routing guides) que se actualizan cada vez que se cambia la orientacin
o la posicin de un bloque.

Routing guides

Colocacin automtica
La herramienta BPR automaticplacement utiliza dos propiedades para colocar los
bloques de acuerdo a la importancia que se le asigne a cada una:
Areautilization controla el espaciamiento de los bloques. Una alta utilizacin de rea
se logra cuando los bloques tienen muy poca distancia entre ellos.
Connectivityweight factor controla la importancia de minimizar la longitud de enrutamiento o el rea desperdiciada debido a diferentes tamaos de bloques.
Estas propiedades se especifican en el siguiente cuadro de dilogo (Tools > BPR
>AutomaticPlacement):

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Ejemplo de un alto porcentaje de utilizacin de rea:

Enrutamiento (ROUTING)
Este proceso se puede realizar manual o automticamente. Se realiza dando clic en
Tools > BPR >Setup, donde hay tres pantallazos:
General: Se especifican las opciones globales y el tipo de grid que se usar en el
enrutamiento manual.

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Autorouter: Se genera un enrutamiento ortogonal de cables y vas entre los bloques

en el netlist y los puertos.

Luego del enrutamiento automtico, BPR muestra una lista de redes (nets) que fueron y bloqueados y que no fueron enrutados:

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Manual Router
Para utilizar el enrutador manual, debemos seleccionar Tools > BPR >SetupManual Router, con lo cual aparecer la siguiente ventana de dilogo:

A continuacin aparecer un listado con las caractersticas del enrutamiento propio de

cada capa. Debemos completar los campos antes de proceder al enrutamiento manual.
Una vez en el diseo podemos encontrarnos con el problema de que algunos cables
de enrutamiento, no se encuentran en una forrmatima, o que simplemente nos sobran.
Para manejar este problema podemos apoyarnos en las instrucciones, Cuty Delete. Un
ejemplo de cmo borrar estos segmentos indeseados se muestra a continuacin:

528

Uso del navegador de NETLIST:

El navegador de Netlist es una poderosa herramienta que nos permite ver la informacin de las redes (nmero de pines, conexiones sin enrutar, tamao total, retardo
mximo, etc.), cambiar y ajustar los valores de las redes, ver y editar seales de redes y
enrutar la topologa de cada red entre otros. Para recurrir a este, debemos seleccionar
Tools > BPR >NetlistNavigator, con lo cual aparecer la siguiente pantalla:

En esta pantalla podemos apreciar el estado de nuestro diseo, desde el punto de vista
de las redes que lo componen. Algunos de los campos ms significativos presentes son:
Number of blocks: Nmero de bloques del diseo.
Routingcompletion: Porcentaje de redes que han sido totalmente enrutadas.
Total number of nets:Nmero total de redes.
Total number of unrouted nets:Redes sin enrutar.
Routing Status: Nos indica si el diseo, est enrutado, parcialmente enrutado o sin enrutar.

529

SignalType: Nos indica el tipo de seal que es el Netlist.

Si ahora seleccionamos Details podemos ver con detalle la informacin propia de las
redes. Algunos campos que podemos esperar ver son:
Pin nameNombre del Puerto asociado al Pin.
CellnameNombre de la celda a la que el pin pertenece. Campo de solo lectura.
ElectricalmodelSe usa para especificar el nombre del modelo del subcircuito externo
en el Netlist de Pspice que define el comportamiento del mdulo. .

Ejemplo de uso del BPR

En esta seccin se muestran algunos pasos claves en eldiseo BPR, usando un simple ejemplo de diseo. Se trabajar con tres archivos: Adder1bit.tdb, Adder1Bit_placed.tdb, Adder1Bit_routed.tdb. Estos archivos se encuentran en samples\bpr\adder1bit (Subdirectorio de L-edit).
ABRIENDO L-EDIT Y ABRIENDO UN ARCHIVO:
Lo primero que debemos hacer es abrir L-Edit con un archivo en limpio (Layout1). A
continuacin use File > New para abrir el dilogo de nuevo archivo, aqu seleccione Layouten el campo File type. Haga clic en Browse para aadir el archivo Adder1bit.tdb.
ubicado en samples\bpr\adder1bit

Luego hacemos clic en OK para cerrar esta ventana. Ahora salvamos el archivo en el
subdirectorio BPR\Adder1bit con el nombre de samples\bpr\adder1bit.

530

Ahora ya estamos listos para empezar el tutorial.

Inicializacin
Para inicializar el diseo BPR, todas las celdas que se usen en el Netlist deben existir
en el archive de Layaout. Tambin se debe especificar el Netlist que L-Edit leer por razones de conectividad.
Inicializacin del TPR Netlist:
Cuando BPR se inicializa con un TPR netlist, las celdas I/O pueden estar explcitamente en el archivo de netlist, o no. Si no se encuentran, BPR automticamente har las
conexiones correspondientes.
Inicializacin EDIF Netlist:
Cuando el BPR se inicializa con un EDIF Netlist, no es necesario definir una celda I/O
si los puertos externos estn definidos en el Netlist para el nivel BPR. Este es el caso del
ejemplo que mostraremos.
A continuacin mostraremos los pasos bsicos para hacer un diseo BPR:

Copiando celdas usando el navegador de diseo:

Con la celda CELL0 activa, haga clic en el Navegador de diseo
edit nos mostrar las Celdas que se encuentran en ste archivo.

, con lo cual L-

En el caso del ejemplo, las celdas disponibles son Adder_I0, Nand2, etc. Haga clic en
la celda Adder_IO y lleve una copia a nuestro archivo en blanco of tutorial.tdb.

531

Repita el paso anterior para copiar las celdas Nand2, ViaM1M2, y XOr2 en nuestro
archivo en blanco. Ahora con el navegador de diseo activo pulse ctrl.+S para guardar el
archivo. Ahora haga clic derecho en la Celda CELL0, y seleccione Rename y a continuacin teclee toplevel.

A continuacin cerramos el navegador de diseo y hacemos doble clic en la celda top-level. Luego usamos Tools > BPR >Initialization para abrir el cuadro de inicializacin. En este
cuadro entramos el Netlist, y otros parmetros que nos sern muy tiles a la hora de disear.
Para completar este cuadro de inicializacin debemos llenar los campos que se muestran a continuacin:

Debemos seleccionar la opcin Top levelonly de las opciones de Netlist, agregar Signal como tipo de seal por defecto, seleccionar Adder_IO de las celdas en Top level I/O,
digitar un pitch de enrutado de 8000 y seleccionar Routing Guides de las capas en la lista
Routing guide layer. Ya que tenemos lo necesario para el diseo, damos clic enInitialize

532

Una vez hecho esto el diseo debe verse as:

Ya que tenemos el diseo nos enfocaremos en el Enrutamiento Automtico.

Enrutamiento automtico:
El autoenrutador esta en la capacidad de enrutar una serie de nodos y redes que se
encuentran en el diseo permitiendo la interconexin de los diferentes bloques funcionales de nuestro diseo. A continuacin se mostrar como.
Elija File > Open para abrir el archivo Adder1Bit_placed.tdb que se encuentra en el
subdirectorio \samples\bpr\adder1bit. Aparecer la sguiente ventana.

533

Luego damos clic en Tools > BPR >SetupGeneral para confirmar que la seleccin
del tipo de ruteo es Connection.

Luego damos clic en Autorouter, con lo cual obtendremos la siguiente pantalla:

En la anterior pantalla seleccionamos las caractersticas propias de cada capa, con lo

cual el enrutador se guiar a la hora de asignar los caminos. Por ejemplo podemos poner
el METAL1 en capas horizontales y el METAL 2 en capas verticales. Una vez definidas
las caractersticas de las capas, procedemos a correr el programa de autoenrutamiento.
Use Tools > BPR > Route All to automatically route all nets in the design.
BPR will display the following Automatic Routing Report when the router has completed its attempt.
Note that seven nets were completely routed, and one net was not routed at all.
Para esto seleccionamos Tools > BPR >RouteAll, para que as se enluten automticamente todas las redes en el diseo. El BPR mostrar de forma automtica un reporte
cuando se finalice la tarea.

534

Una vez enrutado, nuestro diseo debe verse ms o menos as:

Simulacion - extraccion a SPICE

Una vez el diseo de L-Edit ha sido completado, podemos crear un archivo que nos
permita la simulacin del componente en otro programa, como en nuestro caso para PSPICE. Hay dos componentes necesarios que nos permite el uso de las herramientas de
extraccin y chequeo de reglas: el paquete que caracteriza las operaciones y un archivo
de tecnologa. El archivo de tecnologa nos define las caractersticas de los materiales y
el diseo de reglas para los materiales usados.
Es muy simple crear un archivo de simulacin del diseo a nivel de mascaras que
podemos crear en L-Edit para probar en SPICE. Una vez el diseo a sido chequeado
cumpliendo las reglas de diseo y es declarado completo, se debe ir al men Tools para
seleccionar el comando Extract.

535

En esta ventana en la hoja general se pide el archivo de definicin de extracciones

(.ext) en el que esta especificado las conexiones entre las diferentes capas del layout y
dems dispositivos disponibles segn la tecnologa utilizada, adems se pide el nombre
de destino y su correspondiente ubicacin, al cual se le crear con la extensin .spc para
realizar su simulacin en PSPICE. Adems se debe seleccionar Labelalldevices, para
que se edite las etiquetas de los distintos dispositivos.
El archivo para nuestro caso CNM25.ext contiene la siguiente informacin:
#
File: CNM25.ext
#
For: Extractor definition file
#
CNM (IMB-CSIC) June 1996
#
connect(Polisilicio 1,Metal,Contacto)
connect(Polisilicio 0,Metal,Contacto)
connect(EXT-Difusion n+,Metal,Contacto)
connect(EXT-Difusion p+,Metal,Contacto)
# Contacto de substrato
connect(EXT-Substrato,Metal,EXT-Contacto de subs.)
# Contacto de pozo
connect(Pozo n,Metal,EXT-Contacto de pozo)
# Transistor NMOS
device = MOSFET(
RLAYER = EXT-Transistor n;
Drain = EXT-Difusionn+,WIDTH;
Gate = Polisilicio 1;
Source = EXT-Difusionn+,WIDTH;
Bulk = EXT-Substrato;
MODEL = NMOS;
)
# Transistor PMOS
device = MOSFET(
RLAYER = EXT-Transistor p;
Drain = EXT-Difusion p+, WIDTH;
Gate = Polisilicio 1;
Source = EXT-Difusion p+, WIDTH;
BULK = Pozo n;
MODEL = PMOS;
)
# Capacidad
device = CAP(
RLAYER = EXT-Capacidad poly;
Positive = Polisilicio 1;
Negative = Polisilicio 0;
MODEL =;
)

536

En esta misma ventana y en la hoja output podemos elegir si la extraccin se realiza

usando los nombres de los nodos y puertos o si se efecta con la numeracin que el programa define automticamente segn la bandera Writenodenames.

Luego realizar las anteriores operaciones, seleccionamos RUN, y despus de varios

segundos la extraccin estar culminada, en caso que se presenten errores el programa
lo informar. Si las consideraciones de capacitancias y resistencias no estn bien definidas, estas pueden generar warnings y que se corregirn cuando se crea el archivo completo de simulacin .CIR en el que se deben hacer las siguientes correcciones:
El primer paso es abrir el archivo.SPC que fue generado en un programa editor de
texto como Notepad y lo guardamos con extensin .CIR. Las primeras lneas son acerca
de la informacin correspondiente a la procedencia del lenguaje de diseo, posteriormente se encuentran los errores que se presentaron que pueden ser debido a nodos flotantes
o redefinidos o a falta de informacin de las capacitancias y resistencias que presentan
los diferentes materiales que usamos en el diseo, si poseemos esta informacin y queremos resultados mas exactos debemos insertarla en estas lneas.
Posteriormente encontraremos la asignacin numrica de los que establecimos con
su respectiva ubicacin en el layout, a continuacin encontramos la asignacin de transistores en su correcto orden para la conexin de sus nodos: draingatesourcebulk.

537

Finalmente encontramos comentarios relacionados con la cantidad de nodos y elementos que comprende nuestro circuito, y para la ultima lnea la instruccin .END que
cierra el cdigo. A continuacin se muestra la extraccin que presenta un circuito inversor
con asignacin de nombres a sus nodos:
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
* TDB File: C:\Documents and Settings\yo\Mis documentos\\Tecnicas de integracion\
inv_mio.tdb
* Cell: Cell0
Version 1.06
* Extract Definition File: Ledit\cnm25\CNM25.EXT
* Extract Date and Time: 12/06/2004 - 09:27
* Warning: Layers with Unassigned FRINGE Capacitance.
* <EXT-Capacidad poly>
* Warning: Layers with Zero Resistance.
* <EXT-Capacidad poly>
* NODE NAME ALIASES
*
2 = vcc (-8.75,40.75)
*
4 = OUT (9.25,20.5)
*
5 = VSS (-7.75,0.75)
*
6 = IN (1,21.25)
M1 OUT IN vcc 3 PMOS L=2u W=10u
* M1 DRAIN GATE SOURCE BULK (0 29 2 39)
M2 OUT IN VSS 1 NMOS L=2u W=10u
* M2 DRAIN GATE SOURCE BULK (0 4.75 2 14.75)
* Total Nodes: 6
* Total Elements: 2
* Total Number of Shorted Elements not written to the SPICE file: 0
* ExtractElapsed Time: 0 seconds
.END
Las modificaciones que se deben hacer son las siguientes
Debe ser insertados las declaraciones de los modelos del fabricante que caracterizan
a los transistores .NMOS y .PMOS, PSIPCE maneja tres modelos de simulacin llamados
slow, typ y fast la diferencia entre estos radica en la velocidad del transistor, nosotros usaremos los que presentan tiempos de respuesta promedio (typ.md). y mas especficamente la simulacin de nivel 3 la cual es la ms preciso de las tres disponibles, este archivo
lo podemos encontrar como typ3.md.

538

.model PMOS PMOS LEVEL = 2

+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4
UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9
LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4
UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2
RS = 93.77
LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
Debe ser insertadas las fuentes de alimentacin, Spice permite la declaracin de
fuentes independientes y dependientes de voltaje y de corriente, la fuente de voltaje
(usualmente de 5V constantes) para la alimentacin de los transistores, adems nos
debemos asegurar que el punto a tierra del circuito sea denotado por el numero 0 ya que
es uno de los requerimientos de PSICE, para lo cual es necesario insertar una fuente de
voltaje de 0V entre nuestra tierra (designada por VSS) y 0. En el caso que se presente
ms de una fuente de cada tipo, estas deben ir numeradas:
Ejemplo: (Vnombre# n+

n-

Valor DC)

VDD1 Vdd 0 DC 5

VDD2 Vss 0 DC 0

Por ultimo para poder realizar los anlisis de la respuesta de nuestro circuito debemos insertar las seales de alimentacin para las entradas que por lo general se usan
fuentes de pulsos y sus caractersticas son las siguientes:

Ejemplo: Vnombre#

n+

n-

PULSE(0 5 0 1n 1n 8n 20n)

VIN

In

PULSE(V1 V2 tdtrtf PW T)

Aclaracin: los nombres de estas fuentes deben comenzar por V y los puntos de su
conexin deben ser los nombres que dispusimos para cada nodo.
Por ultimo se deben incluir los comandos que hace el llamado a la ventana grafica
de simulacin, .PROBE y .TRAN indicando la duracin de la simulacin, estos comandos
deben ir inmediatamente antes del comando .END.

539

Por ultimo le damos guardar (Nombre.CIR) y estamos listos para usar la herramienta grafica de simulacin de PSPICE. El archivo .CIR manipulado para un inversor es el siguiente:
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
* TDB File: C:\Documents and Settings\yo\Mis documentos\Tecnicas de integracion\
inv_mio.tdb
* Cell: Cell0
Version 1.05
* Extract Definition File: Ledit\cnm25\CNM25.EXT
* Extract Date and Time: 12/05/2004 - 18:49
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4
UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9
LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4
UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2
RS = 93.77
LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
VDD1 Vdd 0 DC 5
VIN In 0 PULSE(0 5 0 1n 1n 8n 20n)
VDD2 Vss 0 dc 0
M1 out IN vdd VDD PMOS L=2u W=10u
* M1 DRAIN GATE SOURCE BULK (0 29 2 39)
*C3 out 0 8.352FF
*C4 vdd 0 1.392FF
M2 OUT IN VSS VSS NMOS L=2u W=10u
* M2 DRAIN GATE SOURCE BULK (0 4.75 2 14.75)
*.op
.tran 0.1n 100n
.probe
.END

540

Para la simulacin se debe abrir la herramienta PSPICE A/D, en el men File ir a

Open y buscar en su correspondiente carpeta el archivo que modificamos .CIR y abrirlo.

En este punto hacemos correr la simulacin y as obtenemos los resultados, la simulacin adems de mostrar el resultado, generar un archivo de prueba con el resultado y
lo guardara en la misma ubicacin de nuestro archivo .CIR.

Como ejemplo de refuerzo a continuacin presentamos la simulacin de una

compuerta NAND:
Despus de haber creado la compuerta NAND en L-edit y de haber colocado tanto los
nombres de entrada, salida, vcc y gnd. Tenemos el siguiente grfico de layout.

541

Como nota importante recordamos que para la creacin de las celdas estndar, estas se
deben empezar a realizar teniendo en cuenta el origen de la ventana del layout, el cual esta
representado por la cruz que se muestra en la parte inferior izquierda del anterior grafico.
1. Extraemos el archivo nand.spc, de la siguiente manera.
2. Cargamos el archivo CNM25.EXT, en Extract definicin file; en SPICE extract output
file, se encuentra el nombre del archivo que vamos a obtener con extensin spc. Sealamos Writenodenames, para que la extraccin del archivo tenga en cuenta el nombre de
los nodos y hacemos click en Run.
3. Abrimos el archivo nand.spc
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
* TDB File: C:\Ing. Electrnica\tecnicas de integracion\proyecto final\celdas estandar\
cnm25\nand.tdb
* Cell: nand
Version 1.04
* Extract Definition File: CNM25.EXT
* Extract Date and Time: 12/05/2004 - 22:49
* Warning: Layers with Unassigned FRINGE Capacitance.
* <EXT-Capacidad poly>
* Warning: Layers with Zero Resistance.
* <EXT-Capacidad poly>
* NODE NAME ALIASES
*
2 = Vcc (9,62.25)
*
4 = GND (44,13.25)
*
6 = Sal (7.25,31.75)
M5 1 5 6 3 PMOS L=2.5u W=23.75u
* M5 DRAIN GATE SOURCE BULK (32.25 35 34.75 58.75)

542

M3 6 9 2 3 PMOS L=2.5u W=23.75u

* M3 DRAIN GATE SOURCE BULK (15 35 17.5 58.75)
M2 4 5 8 7 NMOS L=2.5u W=9.5u
* M2 DRAIN GATE SOURCE BULK (32.25 17.25 34.75 26.75)
M1 8 9 6 7 NMOS L=2.5u W=9.5u
* M1 DRAIN GATE SOURCE BULK (15 17.25 17.5 26.75)
* Total Nodes: 9
* Total Elements: 4
* Total Number of Shorted Elements not written to the SPICE file: 0
* ExtractElapsed Time: 0 seconds
.END
4. Al archivo nand.spc incluimos las lneas que especifican los datos de los transistores Nmos y Pmos.
5. Incluimos las seales de entrada y los voltajes de la fuente de alimentacin.
6. Para poder realizar la simulacin agregamos estas lneas al final.
.TRAN

1ns

1000ns

.PROBE
en la lnea .TRAN 1ns
de simulacin.

1000 ns, los 1000 ns significa el tiempo que queremos

El archivo que obtenemos en definitiva es el siguiente:

* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
* TDB File: C:\Documents and Settings\yo\Mis documentos\Tecnicas de integracion\
andres\celdas estandar\cnm25\nand.tdb
* Cell: nand
Version 1.34
* Extract Definition File: CNM25.EXT
* Extract Date and Time: 12/06/2004 - 10:00
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4
UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9
LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4
UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2
RS = 93.77
LD = .9132E-6 XJ = .0824E-6

543

+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950

+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
* NODE NAME ALIASES
*
2 = Sal (13.75,34.25)
*
3 = Vcc (12.75,77.75)
*
4 = In2 (47,70)
*
5 = GND (56.25,8.5)
*
8 = In1 (22.25,70.5)
M1 Vcc In2 Sal Vcc PMOS L=2.5u W=27u
* M1 DRAIN GATE SOURCE BULK (45.5 39.5 48 66.5)
M2 Sal In1 VccVcc PMOS L=2.5u W=27u
* M2 DRAIN GATE SOURCE BULK (21 39.5 23.5 66.5)
M3 GND In2 7 GND NMOS L=2.5u W=11.75u
* M3 DRAIN GATE SOURCE BULK (45.5 15 48 26.75)
M4 SAL In1 7 7 NMOS L=2.5u W=11.75u
* M4 DRAIN GATE SOURCE BULK (21 15 23.5 26.75)
* Total Nodes: 8
* Total Elements: 4
* Total Number of Shorted Elements not written to the SPICE file: 0
* Extract Elapsed Time: 0 seconds
Vcc1
Vcc2
VIn2
VIn1

vcc
gnd
in1
in2

.TRAN 1ns
.PROBE
.END

0
0
0
0

5
0
PULSE(0 5 0 1ns 1ns 49ns 100ns)
PULSE(0 5 0 1ns 1ns 99ns 200ns)

500ns

7. Guardamos este archivo

8. Nos dirigimos a PSPICE A/D y abrimos el archivo NAND.CIR
9. Corremos la simulacin y le introducimos las seales de entrada y salida a analizar

544

10. Adicionalmente podemos observar el archivo generado

**** 12/06/04 12:44:22 ********* PSpice 9.1 (Mar 1999) ******** ID# 0 ********
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
**** CIRCUIT DESCRIPTION
* TDB File: C:\Documents and Settings\yo\Mis documentos\Tecnicas de integracion\
celdas estandar\cnm25\nand
* Cell: nand Version 1.34
* Extract Definition File: CNM25.EXT
* Extract Date and Time: 12/06/2004 - 10:00
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4
UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9
LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4
UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2
RS = 93.77
LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
* NODE NAME ALIASES
*
2 = Sal (13.75,34.25)
*
3 = Vcc (12.75,77.75)

545

*
*
*

4 = In2 (47,70)
5 = GND (56.25,8.5)
8 = In1 (22.25,70.5)

M1 Vcc In2 Sal Vcc PMOS L=2.5u W=27u

* M1 DRAIN GATE SOURCE BULK (45.5 39.5 48 66.5)
M2 Sal In1 VccVcc PMOS L=2.5u W=27u
* M2 DRAIN GATE SOURCE BULK (21 39.5 23.5 66.5)
M3 GND In2 7 GND NMOS L=2.5u W=11.75u
* M3 DRAIN GATE SOURCE BULK (45.5 15 48 26.75)
M4 SAL In1 7 7 NMOS L=2.5u W=11.75u
* M4 DRAIN GATE SOURCE BULK (21 15 23.5 26.75)
* Total Nodes: 8
* Total Elements: 4
* Total Number of Shorted Elements not written to the SPICE file: 0
* ExtractElapsed Time: 0 seconds
*Fuente de Alimentacin de 10 V entre el nodo VCC y el nodo 0
Vcc1 vcc 0
5
*Fuente de Alimentacin de 0V entre el nodo GND y el nodo 0
Vcc2 gnd 0
0
*Fuente que genera una seal cuadrada de periodo 200ns.
VIn2 in1 0
PULSE(0 5 0 1ns 1ns 49ns 100ns)
*Fuente que genera una seal cuadrada de periodo 200ns.
VIn1 in2 0
PULSE(0 5 0 1ns 1ns 99ns 200ns)
.TRAN 1ns
.PROBE
.END

500ns

**** 12/06/04 12:44:22 ********* PSpice 9.1 (Mar 1999) ******** ID# 0 ********
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
**** MOSFET MODEL PARAMETERS
*************************************************************************
PMOS
NMOS
PMOS
NMOS
LEVEL 2
2
L 100.000000E-06 100.000000E-06
W 100.000000E-06 100.000000E-06
LD 810.100000E-09 913.200000E-09
WD 426.800000E-09 408.600000E-09
VTO -1.139
.9418
KP 19.328520E-06 58.903370E-06
GAMMA .738038
1.02998

546

PHI .711149
.745631
LAMBDA 0
0
RS 134.9
93.77
IS 10.000000E-15 10.000000E-15
JS 0
0
PB .56
.65
PBSW .56
.65
CJ 381.600000E-06 349.500000E-06
CJSW 738.400000E-12 595.200000E-12
MJ .3499
.395
MJSW .3916
.2941
CGSO 0
0
CGDO 0
0
CGBO 0
0
NSUB 13.550000E+15 26.390000E+15
NFS 662.400000E+09 710.800000E+09
TOX 38.000000E-09 38.000000E-09
XJ 2.783000E-09 82.400000E-09
UO 212.7
648.2
UCRIT 10.000000E+03 10.000000E+03
UEXP .1159
.06857
VMAX 120.300000E+03 59.620000E+03
NEFF .06665
1.479
DELTA 1.824
2.2
DIOMOD 1
1
VFB 0
0
LETA 0
0
WETA 0
0
U0 0
0
TEMP 0
0
VDD 0
0
XPART 0
0
**** 12/06/04 12:44:22 ********* PSpice 9.1 (Mar 1999) ******** ID# 0 ********
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
**** INITIAL TRANSIENT SOLUTION
TEMPERATURE = 27.000 DEG C
*************************************************************************
NODE VOLTAGE
(

7)

( Sal)

NODE VOLTAGE

.1955 ( GND)

0.0000 ( In1)

5.0000 ( Vcc)

5.0000

NODE VOLTAGE
0.0000 ( In2)

NODE VOLTAGE

0.0000

VOLTAGE SOURCE CURRENTS

NAME
CURRENT

547

Vcc1
Vcc2
VIn2
VIn1

-6.767E-12
6.767E-12
0.000E+00
0.000E+00

TOTAL POWER DISSIPATION 3.38E-11 WATTS

JOB CONCLUDED
TOTAL JOB TIME

.11

**** 12/06/04 12:10:26 ********* PSpice 9.1 (Mar 1999) ******** ID# 0 ********
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
**** INITIAL TRANSIENT SOLUTION
TEMPERATURE = 27.000 DEG C
NODE VOLTAGE
( In)

NODE VOLTAGE

0.0000 ( out)

4.9991 ( Vdd)

NODE VOLTAGE
5.0000 ( vss)

VOLTAGE SOURCE CURRENTS

NAME
CURRENT
VDD1
VIN
Vdd2

-9.381E-07
0.000E+00
9.381E-07

TOTAL POWER DISSIPATION 4.69E-06 WATTS

JOB CONCLUDED
TOTAL JOB TIME

548

.06

0.0000

NODE VOLTAGE

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Razeghi, M. Fundamentals of Solid State Engineering. Kluwer Academic Publishers.
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DIMITRIJEV, Sima. Understanding Semiconductor Devices. Oxford University Press,
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