ELECTRÓNICA DIGITAL

Tarea 2 – Sistemas de numeración y simplificación de funciones lógicas

Presentado a:

Andres David Suarez

Estudiante:

Yeison Fernando Rivera Casteblanco

Código: 1052401254

Grupo: 243004-764

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA - UNAD

ESCUELA DE CIENCIAS BÁSICAS TECNOLOGÍA E INGENIERÍA

SEPTIEMBRE 2020
 INTRODUCCIÓN

En el presente documento se encuentra consignado el desarrollo de algunos ejercicios

acerca de sistemas de numeración y de métodos de simplificación mediante conversiones

matemáticas y mapas de Karnaugh respectivamente y se verificaron los resultados obtenidos

utilizando el software EDAPLAYGROUND que es un simulador de VHDL.

 ACTIVIDADES A DESARROLLAR
1. Realice las siguientes conversiones de base 10 a la base indicada (Secciones 3.3 y 3.5 del

libro de Muñoz):

a. 9555,200 a Hexadecimal

Convirtiendo la parte a la izquierda de la coma de base 10 a dos:

9555 2
1 4777 2
1 2388 2
0 1194 2
0 597 2
37 2 1 298 2
1 18 2 0 149 2
0 9 2 1 74 2
1 4 2 0 37
0 2 2
0 1
Después de las divisiones consecutivas se toma el ultimo resultado y cada uno de los

residuos para formar un numero en base dos:

100101010100112

Para la parte derecha de la coma se realizan multiplicaciones consecutivas por dos:

0.200∗2=0.400

0.400∗2=0.800

0.800∗2=1.600

0.600∗2=1 .200

0.200∗2=0.400
 Como el patrón se repite, se toman los valores de ceros y uno con los que inicia cada

respuesta, siendo así:

9555,20010=10010101010011,0011 2

Ahora agrupamos de a 4 números para la equivalencia de binario a hexadecimal iniciando

desde el final.

0010 0101 01010011 ,0011 22

2553,316

b. 300,600 a Binario

De la misma forma como el inicio del ejercicio anterior, se realizan divisiones continuas

con el número dado entre 2 y repitiendo el proceso hasta obtener un cero o un uno en la

división.

300 2
0 150 2
0 75 2
1 37 2
1 18 2
0 9 2
1 4 2
0 2 2
0 1

1001011002

Los cálculos para la parte derecha de la coma son:

0.600∗2=1.200

0.200∗2=0.400
 0.400∗2=0 .800

0.800∗2=1 .600

0.600∗2=1.200

Luego, como se vuelve repetitivo el número queda de la siguiente forma:

100101100,10012

c. 90,385 a Hexadecimal

Pasando 90 de base 10 a base 2

90 2
0 45 2
1 22 2
0 11 2
1 5 2
1 2 2
0 1

1011010 2

Ahora trabajando 0,385 con repetitivas multiplicaciones entre dos:

0,385∗2=0.770

0.770∗2=1.540

0.540∗2=1.080

0.080∗2=0 .160

0.160∗2=0. 320

0.320∗2=0 .640
 0,640∗2=1.280

0.280∗2=0.560

0.560∗2=1.120

0.120∗2=0.240

El resultado con una aproximación decimal es:

1011010,0110001010 2

Agrupándolo en grupos de 4 de derecha a izquierda se tiene:

0101 1010 ,0110 00101000 2

5 A , 62816

d. 958.111 a Binario

La conversión para la parte superior a la coma es:

958 2
0 479 2
1 239 2
1 119 2
1 59 2
3 2 1 29 2
1 1 1 14 2
0 7 2
1 3
11101111102

Para 0,111 se tiene:

0,111∗2=0.222

0.222∗2=0.444
 0.444∗2=0.888

0.888∗2=1 .776

0.776∗2=1.552

0.552∗2=1 .104

0.104∗2=0 .208

0.208∗2=0.416

El número es:

1110111110.000111002

2. Convierta los siguientes números a complemento a 2 con el número bits indicados.

a. −15 con 6 bits.

El primer paso es tomar la magnitud del número y representarlo en binario:

15 2
1 7 2
1 3 2
1 1
El número, con 6 bits, está dado por:

011112

Hallamos ahora el complemento a dos reescribiendo el número de derecha a izquierda y

después del primer uno encontrado procedemos a cambiar los ceros por unos.

111102 → número invertido

10001→ complemento a dos sin bit de signo

 Debemos respetar los 6 bits, el más significativo funcionará como un bit de signo:

1100012

b. 60 con 6 bits

60 en binario:

60 2
0 30 2
0 15 2
1 7 2
1 3 2
1 1
1111002

Complemento a dos:

01110002

c. −101con 8 bits

101 a binario

101 2
1 50 2
0 25 2
1 12 2
0 6 2
0 3 2
1 1
11001012

Invirtiendo el número encontrado:

10100112

Intercambio de numero después del primer 1 encontrado:

 1101100 2

Dejamos el octavo bit como bit de signo

1 11011002

d. -31 con 6 bits

31 a binario

31 2
1 15 2
1 7 2
1 3 2
1 1
11111 2

Invirtiendo el número encontrado:

11111 2

Encontrando el cambio entre unos y ceros después del primer uno encontrado:

100002

Agregando el bit de signo:

110000 2

3. Sea la siguiente función Booleana (Secciones 2.3 y 2.4 del libro de Muñoz):

F ( A , B ,C )=∑ (1,3,5,7)

Representando todas las posibles combinaciones con las entradas dada por la función y las

salidas de la función se tiene:

   A B C F
0 0 0 0 0
1 0 0 1 1
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1

a) Utilizando mapas de Karnaugh encuentre la mínima expresión Suma de Productos.

El mapa de Karnaugh está dado por la siguiente tabla, en la cual se observa un gran grupo

de cuatro unos:

0 0 1 1 A

  0 1 1 0 B
0 0 0 0 0
1 1 1 1 1
C

Agrupando los unos se tiene:

0 0 1 1 A

  0 1 1 0 B
0 0 0 0 0
1 1 1 1 1
C

Que al reducirlo entrega:

F=C

b) Utilizando mapas de Karnaugh encuentre la mínima expresión Producto de Sumas.

 0 0 1 1 A

  0 1 1 0 B
0 0 0 0 0
1 1 1 1 1
C

Reducción de los ceros resaltados: ( C ' )

Por tener un solo factor la función es:

F=( C ' )

c) Implemente en VHDL ambas expresiones usando el software EDAPLAYGROUND. En

el informe debe incluir una impresión de pantalla de la descripción en VHDL y la

simulación.

Suma de Productos: F=C

Código en VHDL:
Simulación:

Producto de Sumas: F=C '

Código en VHDL:
 Simulación:

d) Construir el esquemático de la función simplificada para la suma de productos.

4. Sea la siguiente función Booleana (Secciones 2.3 y 2.4 del libro de Muñoz):

F ( A , B ,C , D ) =∏ (1,3,5,6,7,9)
   ABCDF
0 0 0 0 0 1
1 0 0 0 1 0
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 1
5 0 1 0 1 0
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 1
9 1 0 0 1 0
1

0 1 0 1 0 1
1

1 1 0 1 1 1
1

2 1 1 0 0 1
1

3 1 1 0 1 1
1

4 1 1 1 0 1
1

5 1 1 1 1 1

El mapa de Karnaugh en este caso es:

0 0 1 1 A

  0 1 1 0 B
0
1 1 1 1
0
0
0 0 1 0
1
1 0 0 1 1
 1
1
1 0 1 1
0
C

a) Utilizando mapas de Karnaugh encuentre la mínima expresión Suma de Productos.

  00 01 11 10 AB
00 1 1 1 1
01 0 0 1 0
11 0 0 1 1
10 1 0 1 1
CD

Reducción de los ceros resaltados: ( AB )

  00 01 11 10 AB
00 1 1 1 1
01 0 0 1 0
11 0 0 1 1
10 1 0 1 1
CD

Reducción de los ceros resaltados:( C ' D' )

  00 01 11 10 AB
00 1 1 1 1
01 0 0 1 0
11 0 0 1 1
10 1 0 1 1
CD
 Reducción de los ceros resaltados: ( B' D ' )

  00 01 11 10 AB
00 1 1 1 1
01 0 0 1 0
11 0 0 1 1
10 1 0 1 1
CD

Reducción de los ceros resaltados: ( AC )

Nuestra función está dada por:

F=( AB )+ ( C' D ' ) + ( B' D ' )+ ( AC )

b) Utilizando mapas de Karnaugh encuentre la mínima expresión Producto de Sumas.

  00 01 11 10 AB
00 1 1 1 1
01 0 0 1 0
11 0 0 1 1
10 1 0 1 1
CD

Reducción de los ceros resaltados: ( A+ D' )

  00 01 11 10 AB
00 1 1 1 1
01 0 0 1 0
11 0 0 1 1
10 1 0 1 1
CD

Reducción de los ceros resaltados: ( B+C+ D ' )

   00 01 11 10 AB
00 1 1 1 1
01 0 0 1 0
11 0 0 1 1
10 1 0 1 1
CD

Reducción de los ceros resaltados: ( C ' + A + B' )

F=( A+ D ' )∗( B+C+ D ' )∗( C ' + A +B ' )

c) Implemente en VHDL ambas expresiones usando el software EDAPLAYGROUND. En

el informe debe incluir una impresión de pantalla de la descripción en VHDL y la

simulación.

Suma de productos:

F=( AB )+ ( C' D ' ) + ( B' D ' )+ ( AC )

Código en VHDL:
Simulación:

Productos de sumas:

F=( A+ D ' )∗( B+C+ D ' )∗( C ' + A +B ' )

Código en VHDL:
Simulación:

Producto de sumas:

F=( A+ D ' )∗( B+C+ D ' )∗( C ' + A +B ' )

Código en VHDL:
 Simulación:

5. En una central solar se dispone de 4 grupos de paneles y se desea monitorizar su

funcionamiento. Para ello cada grupo dispone de un sensor que se activa (1) si el grupo está

funcionando correctamente y se desactiva (0) en caso de que se detecte un fallo en el grupo.

Diseñe un circuito que a partir de la información proporcionada por estos sensores active una

señal cuando falle sólo uno de los grupos, otra cuando fallen dos o más grupos.
a) Encuentre una tabla de verdad que modele el funcionamiento del circuito. Esta tabla

tendrá cuatro entradas (una por cada sensor) y dos salidas (una cuando que indica cuando

falla un grupo y otra para indicar cuando está fallando más de un grupo).

  A B C D S1 S2
0 0 0 0 0 0 1
1 0 0 0 1 0 1
2 0 0 1 0 0 1
3 0 0 1 1 0 1
4 0 1 0 0 0 1
5 0 1 0 1 0 1
6 0 1 1 0 0 1
7 0 1 1 1 1 0
8 1 0 0 0 0 1
9 1 0 0 1 0 1
1

0 1 0 1 0 0 1
1

1 1 0 1 1 1 0
1

2 1 1 0 0 0 1
1

3 1 1 0 1 1 0
1

4 1 1 1 0 1 0
1

5 1 1 1 1 0 0

b) Simplifique dicha tabla de verdad usando Karnaugh e impleméntela en VHDL.

 S 0 0 1 1 A

1 0 1 1 0 B
0 0 0 0 0
 0
0
0 0 1 0
1
1
0 1 0 1
1
1
0 0 1 0
0
C

Cómo Son dos salidas es necesario tener dos mapas distintos, el anterior, pertenece a la

salida S1 y cuenta con únicamente 4 grupos de un uno:

S 1= A BCD+ ABC D+ AB C D+ ABC D

El segundo mapa que cuenta con muchos más unos, es:

0 0 1 1 A

  0 1 1 0 B
00 1 1 1 1
01 1 1 0 1
11 1 0 0 0
10 1 1 0 1
C

Reducción de los ceros resaltados: ( A' + B' + D' )

0 0 1 1 A

  0 1 1 0 B
00 1 1 1 1
01 1 1 0 1
 11 1 0 0 0
10 1 1 0 1
C

Reducción de los ceros resaltados: ( B' +C' + D ' )

0 0 1 1 A

  0 1 1 0 B
00 1 1 1 1
01 1 1 0 1
11 1 0 0 0
10 1 1 0 1
C

Reducción de los ceros resaltados: ( A' +C ' + D ' )

0 0 1 1 A

  0 1 1 0 B
00 1 1 1 1
01 1 1 0 1
11 1 0 0 0
10 1 1 0 1
C

Reducción de los ceros resaltados: ( A' + B' + C ' )

S 2=( A ' + B' + D' )∗ ( B ' +C ' + D ' )∗( A ' +C ' + D' )∗( A ' + B' +C ' )
c) Simule su diseño en EDAPLAYGROUND para comprobar el correcto funcionamiento de

su circuito.

Función S1:

S 1= A BCD+ ABC D+ AB C D+ ABC D

Simulación:
Función S2:

S 2=( A ' + B' + D' )∗ ( B ' +C ' + D ' )∗( A ' +C ' + D' )∗( A ' + B' +C ' )

Código en VHDL:

Simulación:
6. Sea la siguiente función Booleana, en donde los primeros términos son los minitérminos (m)

y los segundos (d) son condiciones libres (Sección 2.4.3):

F ( A , B ,C , D ) =∑ ( 2,5,7,9 ) + ∑ (1,11,13 )
d

  ABCDF
0 0 0 0 0 0
1 0 0 0 1 X
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 1
6 0 1 1 0 0
7 0 1 1 1 1
8 1 0 0 0 0
9 1 0 0 1 1
1
0
0 1 0 1 0
1
X
1 1 0 1 1
1
0
2 1 1 0 0
1
X
3 1 1 0 1
1
0
4 1 1 1 0
1
0
5 1 1 1 1

a. Encuentre la mínima expresión SOP, usando mapas de Karnaught.

00 01 11 10 AB
00 0 0 0 0
01 X 1 X 1
 11 0 1 0 X
10 1 0 0 0
CD

Reducción de los ceros resaltados: C D

00 01 11 10 AB
00 0 0 0 0
01 X 1 X 1
11 0 1 0 X
10 1 0 0 0
CD

Reducción de los ceros resaltados: A BD

00 01 11 10 AB
00 0 0 0 0
01 X 1 X 1
11 0 1 0 X
10 1 0 0 0
CD

Reducción de los ceros resaltados: Á B́C D́

F= Á B́ C D́+ Á BD + Ć D

b. Implemente en VHDL la expresión usando el software EDAPLAYGROUND. En el

informe debe incluir una impresión de pantalla de la descripción en VHDL y la

simulación.

Función:
F= Á B́ C D́+ Á BD + Ć D

Código en VHDL:

Simulación:
 CONCLUSIONES

 Se comprobó que los mapas Karnaugh nos permiten simplificar las compuertas de un circuito

lógico.

 Existen dos métodos de mapas de Karnaugh, los cuales son suma de productos y productos

de suma. Cada uno de estos métodos tienen ventajas y desventajas en ciertos circuitos, por lo

que es importante comprender estos dos métodos y saber cuándo aplicar cada método.

 Con el desarrollo de la actividad se logró evidencia que el software online

EDAPLAYGROUND es una herramienta gran utilidad para el curso ya que nos permite

verificar los circuitos diseñados y si estos cumplen o no con la tabla de la verdad propuesta

para cada ejercicio.