Tema 6-Circuitos Msi

EQUIPOS MICROPROGRAMABLES TEMA 6: CIRCUITOS M.S.I.
TEMA 6.- CIRCUITOS MSI (MEDIUM SCALE INTEGRATION).

Los circuitos combinacionales realizados con puertas lógicas implementan
funciones booleanas, pero no son los únicos elementos capaces de ello. En este tema
veremos que los llamados módulos combinacionales pueden implementar funciones
booleanas y cumplir otras misiones específicas más.
Se tratarán como bloques funcionales que realizan una función determinada, si

bien se comprobará cómo es posible realizar su función específica por medio de
puertas lógicas.
Las siglas MSI se refieren a aquellos circuitos de Media Escala de Integración

con un número de puertas entre 10 y 100.
El diseño MSI surgió gracias a los avances en la tecnología de integración. Estos

avances abarataron los costes de producción, y permitieron el desarrollo de circuitos
más generales.
En la primera etapa de la Electrónica, los circuitos eran construidos únicamente

a modo de chips específicos (generalmente a partir de puertas sencillas) debido al
excesivo coste de la integración. A medida que el tiempo pasó, se fueron mejorando las
técnicas de integración abaratándose de esta forma la integración de los circuitos. Esta
reducción del coste llegó hasta tal punto que ya no era restrictiva la construcción de
circuitos de propósito general, de tal forma que el diseñador, como paso previo a la
integración, generalmente podía construir un prototipo con la conexión de estos
bloques. Este prototipo podía construirse en una regleta de entrenamiento o en una
placa impresa (PCB, Printed Circuit Board). A menudo, si el resultado del prototipo
satisfacía todas las expectativas del producto final, el diseño se acababa con la PCB.
1. Introducción.
Los bloques combinacionales que se suelen utilizar en este tipo de diseño
suelen contar con tres tipos de señales: señales de control (ya que el bloque tiende a
tener más de una operación, seleccionándose la función deseada con estas señales
entre otras cosas), señales de entrada de datos y señales de salida de resultados.
Dentro de las señales de control más comunes podemos encontrar:
• Señales de inhibición/desinhibición (CS): son señales que impiden o permiten

la operación del bloque.
• Señales de selección de operación: determinan cuál de las operaciones
implementadas en el bloque va a ejecutarse.
Podemos clasificar los diferentes dispositivos MSI en tres grandes grupos:
• Dispositivos de entrada-salida. Son los encargados de adecuar la

transmisión de información entre el medio exterior (por lo general un usuario) y el
circuito implementado. Estos dispositivos son necesarios, ya que no podemos
obligar a que cualquier usuario conozca la base de la Electrónica Digital para
saber introducir la información y extraer los resultados de las diferentes
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operaciones. Dentro de este grupo se encuentran los codificadores y los

decodificadores.
• Dispositivos de camino de datos. Son los encargados de conducir el flujo de

datos por el camino correcto para realizar una determinada operación. Forman
parte de este grupo los multiplexores y demultiplexores.
• Dispositivos aritmético-lógicos. Son los encargados de realizar el procesado

con los datos. Aquí nos encontramos con los sumadores y las unidades
aritmético-lógicas.
2. Codificadores.
Considerando en primer lugar la entrada de datos, los codificadores son los
dispositivos que acondicionan los datos introducidos por el usuario para que los
circuitos digitales del interior de la aplicación los comprendan. Existen tantos
codificadores como códigos binarios y formas de expresar los datos por el usuario; no
obstante sólo consideraremos el código binario natural, que es el más utilizado.
La denominación de estos dispositivos es la siguiente:
COD n:m
donde n es el número de canales de entrada y m es el número de bits necesarios para

codificar dichos canales.
Un codificador es un circuito de n entradas y m salidas, tal que en la salida

obtenemos el código binario correspondiente al canal que ha sido activado.
Para el caso del código binario natural, y algunos otros, se cumple la relación
entre el número de entradas y de salidas que 2m = n; no obstante esta relación no se
produce en la mayoría de los códigos, siendo esta la razón de que haya que identificar
los números de canales de entrada y de salida.
Una posible tabla de combinaciones para un codificador de 4 a 2 será la

mostrada en la tabla 5.1. El problema de dicha implementación está en la posible
situación de que se active más de un canal de forma simultánea, que aunque no se
debe permitir, sí se tiene que considerar.
Tabla 5.1. Tabla de verdad y posibles ecuaciones lógicas para un COD 4:2.

Esta situación se debe a que una sola combinación tiene asignada más de un
valor de salida. Por ejemplo, si se presiona simultáneamente las teclas A1 y A2, el
código será el correspondiente a A3. Para evitar este tipo de problemas, la solución
que se le ha dado consiste en añadir un régimen de prioridades a los diferentes
canales, de tal forma que si se selecciona más de un canal de entrada, la combinación
obtenida a la salida corresponderá al canal más prioritario. Si elegimos como canales
prioritarios los de mayor peso, una posible tabla será la mostrada en la tabla 5.2.
En este caso, al activarse A1 y A2 el código corresponde a A2 debido al régimen

de prioridades elegido. Por lo tanto, a la variedad de codificadores también hay que
sumar la variedad de prioridades, además de los diferentes códigos binarios y de los
códigos utilizados por los usuarios.
Tabla 5.2. Tabla de verdad y posibles ecuaciones lógicas para un COD 4:2 con prioridad de los canales de mayor peso.
Todas estas características estarán disponibles en las hojas de especificaciones.
3. Decodificadores.
Para acondicionar los datos obtenidos por el circuito lógico para la clara
compresión por el usuario, tenemos el decodificador. Al igual que sucedía en el caso
de los codificadores, habrá tantos decodificadores como códigos binarios y formas de
expresar los datos por el usuario.
La denominación de estos dispositivos es la siguiente:
DECOD n:m
donde n es el número de bits de entrada y m es el número de salidas.
Por la misma razón que evidenciamos en los codificadores, de nuevo, en los

decodificadores es necesario indicar el número de entradas y salidas. Los
decodificadores de códigos binarios naturales se pueden ver como demultiplexores
donde el canal de entrada está conectado a un valor fijo. Este hecho se muestra con la
comparación de las tablas de combinaciones de ambos dispositivos.
Un decodificador es un circuito con n entradas y m (2 n) salidas, tal que se activa

la salida correspondiente al código de entrada, mientras el resto están desactivadas.
En la tabla 5.3 mostramos la tabla de combinaciones de un decodificador 2:4.

Tabla 5.3. Tabla de verdad y posibles ecuaciones lógicas para un DECOD 2:4.
Es interesante observar que cada una de las salidas corresponde a un

minitérmino de una función de n entradas. Este hecho nos proporciona una nueva
metodología para implementar funciones lógicas sin necesidad de minimizarlas.
Por ejemplo, la implementación de la función f (w,z,y,x) = Σ4(0,2,8,10,15)

utilizando decodificadores y puertas lógicas se muestra en la figura 5.1.
Figura 5.1.- Implementaciones de la función lógica f (w, z, y, x) = Σ4(0,2,8,10,15) utilizando decodificadores.
Cualquiera de las tres implementaciones son equivalentes; la diferencia entre las

dos primeras consiste en que el primer codificador es activo a nivel alto, es decir, el
canal activo tomará el valor „1‟ mientras que el resto el valor „0‟, y el segundo es activo
a nivel bajo. Luego la puerta lógica en los dos casos deberá ser diferente: en el
primero, como lo que tenemos son los 1‟s, éstos se deberán sumar; y en el segundo,

como tenemos los „0‟, estos se tendrán que multiplicar (la negación es debida a que al
coger los 1‟s como 0‟s, estamos implementado realmente la función complementada).
En el tercer caso usamos un decodificador activo a nivel bajo, conectando los 0‟s de la
función (eligiendo su expresión como producto de maxitérminos, de ahí que no haya
que complementarla).
En el caso en que en una tabla de verdad haya más de una salida, utilizaremos
el mismo decodificador y una puerta lógica (según lo visto en la figura 5.1) para cada
función de salida.
Estos decodificadores, según su principio de funcionamiento, sólo activan una

única salida. Esto no es útil siempre, un ejemplo es el caso de los decodificadores
utilizados para controlar los displays led de 7 segmentos. En ellos, para cada
combinación de entrada se activan varias salidas, las necesarias para representar el
número que queremos visualizar. Estos decodificadores muestran del 0 al 9, mientras
que el resto de dígitos puede variar según el tipo de decodificador. Los números
aparecerán con la forma mostrada en la figura 5.2.
Figura 5.2.- Base y caracteres del decodificador y display de 7 segmentos.
La tabla de combinaciones correspondiente este decodificador es la tabla 5.4.

De tal forma que el segmento que toma el valor „1‟ se ilumina, mientras que el que toma
el valor „0‟ permanece apagado, formando los dígitos decimales.
Tabla 5.4. Tabla de verdad del decodificador de 7 segmentos.

Lo mismo que encontramos el display de 7 segmentos, existen otros display que

no sólo “dibujan” números sino que incluyen letras y otros caracteres especiales.
4. Demultiplexores.
Las bifurcaciones son implementadas por los denominados demultiplexores.
Un circuito de este tipo presenta un canal de entrada de información, n señales de
selección y m (2n) canales de salida de información. La denominación de estos
dispositivos es la siguiente:
DEMUX n:m
donde n son el número de bits que tiene como entrada (ya que el canal de entrada
puede ser un bus que coincidirá con la anchura de cada canal de salida) y m son los
diferentes canales de salida tal que m = 2s (donde s es el número de bits de selección.
Un símbolo demultiplexor 1:4 se muestra en la figura 5.3.
Figura 5.3.- Esquema de un demultiplexor a nivel de conmutadores y su símbolo tradicional.
El Demultiplexor es un módulo combinacional que envían el valor binario de su

entrada a la salida que se seleccione con las líneas de selección. Las señales S
seleccionan uno de los canales de salida, según su combinación binaria. Luego se
conecta el canal de entrada con el canal de salida seleccionado. Los restantes canales
de salida se conectan a un valor fijo bien definido, característica de cada demultiplexor.
Una posible tabla de combinaciones de un demultiplexor se muestra en la tabla

5.5, la cual corresponde a un demultiplexor 1:4 (ya que tiene una entrada y cuatro
salidas).
La implementación lógica de este demultiplexor puede ser la mostrada en la

figura 5.4.
En el mercado no existen circuitos integrados que realicen la función del

demultiplexor, ya que puede conseguirse utilizando un decodificador. La forma de
implementarlo sería utilizando la entrada de Enable (EI) del decodificador como entrada
de datos (A) del demultiplexor. Las entradas de código del decodificador serán las que
hagan las funciones de entradas de selección del demultiplexor. Por último, las salidas
del decodificador serán las salidas del demultiplexor. Para comprobarlo bastará con

mirar la tabla de verdad de funcionamiento de algún decodificador comercial, por

ejemplo el 74138.
Tabla 5.5. Tabla de verdad de un demultiplexor.
Figura 5.4.- Posible implementación de un DEMUX 1:4.
5. Multiplexores.
Los multiplexores son los dispositivos complementarios a los demultiplexores,
es decir, implementan una unión de diferentes caminos. Un circuito de este tipo
presenta un canal de salida de información, n señales de selección y m (2 n) canales de
entrada de información. La denominación de estos dispositivos es la siguiente:
MUX m:q
donde m es el número de canales de entrada, que está íntimamente relacionado con el

número de señales de selección, y q es el número de bits correspondientes al canal de
salida. Un símbolo de este componente se muestra en la figura 5.5.
Se comporta como si fuera un selector digital, colocando a la salida el nivel

lógico que hubiera a la entrada seleccionada. Las señales de selección S seleccionarán
un canal de entrada, el cual será el correspondiente a la combinación binaria presente
en estas señales. Este canal seleccionado será conectado a la salida, mientras que el
resto estarán desconectados.

Figura 5.5.- Esquema de un multiplexor a nivel de conmutadores y su símbolo tradicional.
Una posible tabla de combinaciones de un multiplexor se muestra en la tabla 5.6,

la cual corresponde a un multiplexor 4:1 (ya que tiene una salida y cuatro entradas). A
partir de esta tabla de verdad, podemos obtener una implementación. La
implementación lógica de este multiplexor puede ser la mostrada en la figura 5.6,
correspondiente a la fórmula:
Q = S1‟·S0‟·A0 + S1‟·S0·A1 + S1·S0‟·A2 + S1·S0·A3
Tabla 5.6. Tabla de verdad de un MUX 4:1.
Figura 5.6.- Posible implementación de un MUX 4:1.

5. Bloques comparadores.
Los comparadores son los circuitos que generan las señales para decidir entre
un camino de datos u otro. Por lo general, estos bloques suelen tener tres salidas que
determinan si las entradas son iguales (A=B), si la entrada A es mayor que B (A>B), o
si la entrada A es menor que B (A<B).
Como no se van a tener comparadores de todas las longitudes de bits, es

necesario poder generar un comparador de m bits a partir de otros de n bits. Para
poder conectar varios comparadores, y formar uno con mayor número de bits, también
suelen tener tres entradas especiales que nos indican el estado de los bits menos
significativos (=,<,>). Estas tres entradas deben ser tales que sólo una de ellas debe
ser „1‟ y ninguna otra combinación se puede dar por lo que la trataremos como
inespecificaciones. Para el caso de que se empiece, la entrada = se colocará a nivel
alto (suponiendo que antes de conocer los datos a comparar, ambos se considerarán
iguales). La tabla de combinaciones de este bloque se muestra en la tabla 5.7.
Tabla 5.7. Tabla de verdad de un bloque comparador de un bit.
Por lo tanto, las ecuaciones lógicas que gobiernan este comportamiento pueden
ser:
(A=B) = (a'·b + a·b')'·(a=b)
(A<B) = (a<b)·(a·b')' + a'·b
(A>B) = (a>b)·(a'·b)' + a·b'
Un posible esquema de un comparador de un bit, con posibilidad de ampliación

se muestra en la figura 5.8.
Los bloques suelen construirse de más de un bit, generalmente cuatro.

Figura 5.8.- Una posible implementación de un comparador de un bit.
La conexión en cascada de varios comparadores se realizaría uniendo las

salidas de un comparador con las entradas de comparación del siguiente, mientras que
las salidas del comparador global serán las salidas del último comparador. A modo de
ejemplo mostramos un comparador de 12 bits implementado con comparadores de 4
bits. Para ello necesitamos 3 comparadores (12/4 = 3). Es interesante ver que las
entradas de comparación del primer comparador deben ser tales que suponga que al
principio (antes de operar con ningún valor) la comparación debe dar que ambos
operandos sean iguales. Esta conexión se puede apreciar en la figura 5.9.
Figura 5.9.- Conexión en cascada de bloques comparadores.
6. Bloques aritmético-lógicos.
Los bloques aritmético-lógicos son los encargados de realizar el procesado de la
información de entrada. Dentro de estos bloques podemos destacar los sumadores, los
comparadores y las unidades aritmético-lógicas o ALU's.
6.1. Bloques sumadores.
El primer bloque aritmético-lógico que vamos a ver es el bloque sumador.
Un bloque sumador es aquel que realiza la suma aritmética de dos números,

como su propio nombre indica.
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No obstante, como en los números reales, una resta es la suma de un número

con otro negativo, los bloques sumadores suelen tener la funcionalidad de realizar la
resta, denominándose generalmente sumador-restador.
La implementación de un sumador de dos números de n bits no es única, sino

que existen multitud de ellas. No obstante, todas (o la mayoría) se pueden agrupar en:
• Implementación serie: en la que todos los datos de salida no se obtienen de

forma simultánea.
• Implementación paralela: en la que todas las señales de salida se obtienen de

forma casi simultánea, de tal forma que no es necesario hallar una señal de
salida para después obtener el siguiente.
La experiencia ha constatado que la forma serie es más efectiva en

determinados casos. Esta forma se basa en los denominados sumadores completos,
sumadores de tres bits (un bit del primer dato, un bit del segundo dato y el acarreo de
la suboperación anterior). Éste tendrá como salidas, la salida suma y la salida acarreo.
Su tabla de verdad es la mostrada en la figura 5.10.
Figura 5.10.- Tabla de verdad y símbolo correspondiente al sumador completo.
Por lo tanto un bloque sumador de 4 bits construido con sumadores completos

podría estar formado de la forma mostrada en la figura 5.11.
Figura 5.11.- Conexión en cascada de sumadores completos.

No obstante, además de esta posible implementación, existen otras muchas. La

diferencia entre ellas suele radicar principalmente en la generación del acarreo de
salida, ya sea de forma serie (como el mostrado) o de forma paralela.
En el mercado disponemos de bloques de sumadores de cuatro bits. Tanto el

símbolo como la funcionalidad del bloque sumador de 4 bits, es la misma que el de 1
bit, pero en las señales de datos y de salida en lugar de ir 1 bit, va un bus de 4 bits.
Para el caso de la resta, podemos operar de dos formas: generar un bloque

restador o utilizar un bloque sumador con el complemento a dos del sustraendo.
Para el caso de implementar el bloque restador, nos basaremos en la resta de

tres bits. Tanto su tabla de verdad como una de sus fórmulas lógicas se muestran en la
figura 5.12.
Figura 5.12.- Tabla de verdad y símbolo de un bloque restador de tres bits.
Esta forma de restar no es la habitual. Lo normal es realizar el método del

complemento, es decir, sumar al minuendo el complemento del sustraendo. Los
complementos de números binarios naturales pueden ser el complemento a 1 y el
complemento a dos.
El complemento a uno de un número se consigue invirtiendo, bit a bit, ese

número.
El complemento a dos se consigue sumando una unidad al complemento a uno

del número.
Si trabajamos con número binarios con signo, éste se representará por medio de
un bit adicional o, en su defecto, el bit de mayor peso, que será 0 si el número es
positivo y 1 si es negativo. En el caso de hacer operaciones con signo, el 1 que indica
que es negativo, además, nos dice que el resto de bits son el complemento del número
original (número positivo).
Por lo tanto, para hacer un circuito sumador/restador, hay que obtener un bloque
de generación de complemento a uno o de complemento a dos.

Una puerta OR exclusiva nos sirve para invertir (o no) el estado de un bit según
indique el bit de signo. Si el bit de signo es 0 (número positivo), no hace la inversión,
pero, si el bit de signo es 1 (número negativo), invierte el estado, es decir, hace el
complemento a 1.
El bloque sumador-restador para números de 3 bits más bit de signo, por

ejemplo, quedaría de la forma mostrada en la figura 5.13. Este circuito siempre hace la
operación A ± B porque sólo está contemplado hacer el complemento al número B. En
este caso hace el complemento a 2. ¿Por qué?. Vemos en el esquema que al número
B le hace el complemento a 1 cuando su bit de signo es 1 y, a la vez, introduce este bit
de signo a la entrada de acarreo del sumador, por lo que al complemento a 1 le
sumamos una unidad (lo que es el complemento a 2).
Figura 5.13.- Circuito de un bloque sumador-restador.
6.2. Unidades aritmético-lógicas (ALU).
En este bloque, se trata de llevar al extremo la funcionalidad múltiple del bloque.

Se trata de un bloque que realiza varias funciones, tanto aritméticas como lógicas, en
función de unas señales de control. El símbolo de una ALU típica de 4 bits se muestra
en la figura 5.14.
Figura 5.14.- Símbolo de un ALU de cuatro bit.

La señal M selecciona una operación entre las 32 (25) posibles para este caso.
Las señales CP y CG son necesarias para obtener la señal de acarreo adelantado, CO
es la señal de acarreo de salida y (A=B) genera una salida de igualdad. Una tabla de
operaciones típicas se muestra en la tabla 5.8.
Tabla 5.8. Tabla de operaciones típicas de una ALU (donde las operaciones denominadas con letras son aritméticas, y las
designadas con símbolos son lógicas).
7. Aumento de tamaño de dispositivos MSI.

Un punto importante es la generación de dispositivos MSI de mayor tamaño a
partir de otros de menor tamaño, ya que por lo general no vamos a tener dispositivos
de todos los tamaños posibles sino de unos tamaños estándares.
La interconexión de los bloques de procesado ya ha sido considerada

anteriormente, por lo que no lo vamos a repetir. Solamente notar que este aumento
será a través de la conexión de los acarreos de entrada y salida o de las señales
dispuestas para ello.
Para el resto de los dispositivos susceptibles de aumentar su tamaño se hace

uso de la señal de habilitación.
Para el caso del demultiplexor, si queremos implementar un demultiplexor de M

canales de salida a partir de demultiplexores de N canales de salida, necesitaremos
M/N demultiplexores (siempre el entero mayor). Las señales de selección de los
demultiplexores serán aquellas de menos peso, mientras que el resto estarán
conectadas a un decodificador. Las salidas de este decodificador (que corresponderán
a las combinaciones de las señales de selección de más peso) irán conectadas a las
señales de habilitación de los demultiplexores correspondientes.

Debemos notar que si la entrada de selección está negada, el decodificador que

debemos utilizar debe ser activo a nivel bajo. Esta implementación es mostrada en la
figura 5.15.
Si el aumento de canales es el doble, y por lo tanto sólo necesitamos dos

demultiplexores, el decodificador es sustituido por un cable y un inversor (que
realmente forma un DECOD 2:1).
El caso del multiplexor es similar al del demultiplexor. La única diferencia entre

ambos elementos consiste en que la salida cuando el bloque no está seleccionado es
un valor de alta impedancia o no conectado; mientras que en el demultiplexor, es el
valor fijo de no selección.
Este hecho, el valor de alta impedancia permite la unión directa de todas sus
salidas. En el caso de no soportar el valor de alta impedancia, las salidas habrá que
unirlas con puertas OR (si el valor de salida de no conexión es „0‟) o puertas AND (si el
valor de salida de no conexión es „1‟). En la figura 5.15 mostramos uno de estos últimos
casos.
El caso del decodificador es similar al del demultiplexor debido a su similitud. Por

lo tanto, se siguen los mismos pasos que en dicho caso.
Para la unión de los codificadores se hacen necesarias una serie de señales

adicionales que no suelen estar presentes en los dispositivos estándares. Entre estas
señales podemos encontrar las siguientes:
• Señal que determine si el codificador está habilitado y se ha seleccionado un

canal de entrada.
• Señal que determine si el codificador está habilitado y no se ha seleccionado
un canal de entrada.

Figura 5.15.- Aumento del número de canales de salida de un demultiplexor y un multiplexor.

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TEMA 6.- CIRCUITOS MSI (MEDIUM SCALE INTEGRATION).

Se tratarán como bloques funcionales que realizan una función determinada, si

Las siglas MSI se refieren a aquellos circuitos de Media Escala de Integración

El diseño MSI surgió gracias a los avances en la tecnología de integración. Estos

En la primera etapa de la Electrónica, los circuitos eran construidos únicamente

• Señales de inhibición/desinhibición (CS): son señales que impiden o permiten

Podemos clasificar los diferentes dispositivos MSI en tres grandes grupos:

• Dispositivos de entrada-salida. Son los encargados de adecuar la

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operaciones. Dentro de este grupo se encuentran los codificadores y los

• Dispositivos de camino de datos. Son los encargados de conducir el flujo de

• Dispositivos aritmético-lógicos. Son los encargados de realizar el procesado

La denominación de estos dispositivos es la siguiente:

donde n es el número de canales de entrada y m es el número de bits necesarios para

Un codificador es un circuito de n entradas y m salidas, tal que en la salida

Una posible tabla de combinaciones para un codificador de 4 a 2 será la

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En este caso, al activarse A1 y A2 el código corresponde a A2 debido al régimen

Todas estas características estarán disponibles en las hojas de especificaciones.

La denominación de estos dispositivos es la siguiente:

donde n es el número de bits de entrada y m es el número de salidas.

Por la misma razón que evidenciamos en los codificadores, de nuevo, en los

Un decodificador es un circuito con n entradas y m (2 n) salidas, tal que se activa

En la tabla 5.3 mostramos la tabla de combinaciones de un decodificador 2:4.

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Es interesante observar que cada una de las salidas corresponde a un

Por ejemplo, la implementación de la función f (w,z,y,x) = Σ4(0,2,8,10,15)

Figura 5.1.- Implementaciones de la función lógica f (w, z, y, x) = Σ4(0,2,8,10,15) utilizando decodificadores.

Cualquiera de las tres implementaciones son equivalentes; la diferencia entre las

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Estos decodificadores, según su principio de funcionamiento, sólo activan una

Figura 5.2.- Base y caracteres del decodificador y display de 7 segmentos.

La tabla de combinaciones correspondiente este decodificador es la tabla 5.4.

Tabla 5.4. Tabla de verdad del decodificador de 7 segmentos.

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Lo mismo que encontramos el display de 7 segmentos, existen otros display que

Figura 5.3.- Esquema de un demultiplexor a nivel de conmutadores y su símbolo tradicional.

El Demultiplexor es un módulo combinacional que envían el valor binario de su

Una posible tabla de combinaciones de un demultiplexor se muestra en la tabla

La implementación lógica de este demultiplexor puede ser la mostrada en la

En el mercado no existen circuitos integrados que realicen la función del

IES “JUAN BOSCO” Alcázar de San Juan -6-

mirar la tabla de verdad de funcionamiento de algún decodificador comercial, por

Tabla 5.5. Tabla de verdad de un demultiplexor.

Figura 5.4.- Posible implementación de un DEMUX 1:4.

donde m es el número de canales de entrada, que está íntimamente relacionado con el

Se comporta como si fuera un selector digital, colocando a la salida el nivel

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Figura 5.5.- Esquema de un multiplexor a nivel de conmutadores y su símbolo tradicional.

Una posible tabla de combinaciones de un multiplexor se muestra en la tabla 5.6,

Q = S1‟·S0‟·A0 + S1‟·S0·A1 + S1·S0‟·A2 + S1·S0·A3

Tabla 5.6. Tabla de verdad de un MUX 4:1.

Figura 5.6.- Posible implementación de un MUX 4:1.

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Como no se van a tener comparadores de todas las longitudes de bits, es

Tabla 5.7. Tabla de verdad de un bloque comparador de un bit.

Un posible esquema de un comparador de un bit, con posibilidad de ampliación

Los bloques suelen construirse de más de un bit, generalmente cuatro.

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