Arf23 Cours6 Interfaces Du 8086 2016 2017 PDF

ARCHITECTURE DES SYSTEMES
LE 8086 – INTERFACES PARALLELE & SERIE

Master ACS - FEI
I. ADRESSAGE DES CIRCUITS D’E/S
Un circuit d’E/S possède des registres pour gérer les échanges

avec les périphériques :
- registres de configuration
- registres de données
A chaque registre → une adresse : le microprocesseur accède à

un port d’E/S en spécifiant l’adresse de l’un de ses registres.
Le microprocesseur peut adresser les ports d’E/S de deux
manières :
- adressage cartographique
- adressage indépendant
1
M1 ACS – ARCHITECTURE DES SYSTÈMES - COURS 6– INTERFACES 8086- I. BOUDOUANE

Master ACS - FEI
 adressage cartographique :
les E/S sont mappées en mémoire → les adresses des

ports d’E/S appartiennent au même espace mémoire que
les circuits mémoires.
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Master ACS - FEI
 adressage cartographique :
- l’espace d’adressage de la mémoire diminue
- l’adressage des ports d’E/S se fait avec une adresse de même

longueur (même nombre de bits) que pour les cases mémoires
- les instructions, et les modes d’adressage employés avec des

positions mémoires peuvent être appliqués aux ports d’E/S
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Master ACS - FEI

 adressage indépendant :
Cas du 8086
le microprocesseur considère deux espaces distincts :
- l’espace d’adressage des mémoires
- l’espace d’adressage des ports d’E/S
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Master ACS - FEI
-l’espace mémoire total adressable n’est pas diminué (1Mo)

-l’adressage des port d’E/S peut se faire avec une adresse plus
courte (nombre de bits inférieur) que pour les circuits mémoires
-les ports d’E/S disposent d’instructions spécifiques
- une même adresse peut désigner soit une case mémoire, soit
un port d’E/S → le microprocesseur doit fournir un signal
permettant de différencier l’adressage de la mémoire de
l’adressage des ports d’E/S : la ligne M/IO.
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Master ACS - FEI
• Le 8086 dispose :
- d’un espace mémoire de 1 Mo (adresse d’une case mémoire sur
20 bits)
- d’un espace d’E/S de 64 Ko (adresse d’un port d’E/S sur 16 bits).
• Le signal permettant de différencier l’adressage de la

mémoire de l’adressage des ports d’E/S est la ligne M/IO :
- pour un accès à la mémoire → M/IO = 1 (Inst: MOV)
- pour un accès aux ports d’E/S → M/IO = 0 (Inst: IN , OUT)
6

Master ACS - FEI
I. L’INTERFACE PARALLELE 8255A

- circuit d'interface d'entrée/sortie parallèle
de 40 broches
- conçu pour travailler avec les
microprocesseurs de la famille INTEL.
- programmable selon 3 modes :
• mode0
• mode1
• mode2
- formé par trois ports d'entrées/sorties :
• A , B et C de 8 bits chacun
• C peut être divisé en deux C haut et C bas
• 1 registre de commande de 8 bits
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Master ACS - FEI
 architecture externe
• Les ports :
– A (PA0-PA7): 8 bits programmable en

entrée ou en sortie
– B (PB0-PB7): 8 bits programmable en
entrée ou en sortie
– C : 2x4 bits, C bas( PC0-PC3) et C haut
(PC4-PC7) pouvant être programmés
séparément en entrée ou en sortie
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Master ACS - FEI
• D0 – D7 : Lignes de données
bidirectionnelles
• RD, WR : sens de lecture ou écriture
• CS : sélection du boitier (fournie par

une logique de décodage)
• A0 – A1 : sélection des ports
• RESET : réinitialisation
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Master ACS - FEI
 architecture interne
• Registre de contrôle
divisé en deux parties
• Bloc logique de contrôle

• Les ports A, B et C
• Les buffers de données

Remarque :
l’architecture interne est divisée en 2 groupes :
• Groupe A : formé par le port A et le port C haut.
• Groupe B : formé par le port B et le port C bas.
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Master ACS - FEI
 adressage des ports
Le bus d'adresse du 8255A est formé de deux lignes :

A0 et A1 → sélection des 3 ports A, B et C et le registre de
commande (ou contrôle)
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Master ACS - FEI
 adressage des ports

Les lignes : RD, WR et CS → sens en écriture ou lecture
des ports et registre adressés
Remarque :
Le registre de commande est configuré uniquement en Ecriture
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Master ACS - FEI
 programmation du 8255
Le 8255 peut être programmé selon 3 modes :

• Mode 0 :
Entrée/sortie de base.
• Mode 1 :
Entrée sortie échantillonnée.
• Mode 2 :
Bus bidirectionnel.
Remarque :
Le choix du mode se fait par
configuration du registre de commande
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Master ACS - FEI
 programmation du 8255
• Le mode 0 est le plus utilisé
• Les modes 2 et 3 sont complexes,

utilisés pour le dialogue avec des
périphériques nécessitant un
asservissement
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Master ACS - FEI
 mode 0
Mode 0 → configuration
registre de commande :
1 0 0 A Ch 0 B Cb
La configuration du registre de
commande suivant A, B, C haut
et C bas → 16 possibilités
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Master ACS - FEI
Remarques :
• Les sorties sont mémorisées dans des bascules D.
• Les entrées ne sont pas mémorisées.
• Sur un RESET, tous les ports sont positionnés en mode

entrées et il faut les reprogrammer, si nécessaire.
• bit 7 égal 0 → les bascules du port C peuvent être mises à

0 ou 1 individuellement.
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Master ACS - FEI
 connexion du 8255 avec le μ-processeur
bus de données du μ-processeur = 16 bits, Bus de données

de l’interface = 8 bits → on peut utiliser les 8 bits de poids
fort ou les 8 bits de poids faible à l’aide de A0 et BHE
Schéma de connexion du 8255 avec le 8086

17

Master ACS - FEI
II. L’INTERFACE SERIE 8250 / 16550
8250 de National Semiconductor → gestion des

transmissions séries asynchrones dans les PC : UART
(Universal Asynchronous Receiver Transmitter).
8250
équivalent :16550
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Master ACS - FEI
• D0 – D7 : bus de données
• RD, TD : réception et transmission des
données
• CS0, CS1 et CS2 : sélection du boitier
(fournie par une logique de
décodage)
• A0, A1 et A2 : sélection des registres
• INTR : demande d’interruption
• RI, DCD, DSR, CTS, OUT1, OUT2, DTR
et RTS : connexion Modem
19

Master ACS - FEI

20

Master ACS - FEI
 les registres
 Le 8250 possède 11 registres :
• Registres de contrôle de protocole : LCR, DLR

• Registres de contrôle de la ligne : LSR, MSR, MCR
• Registres de contrôle d’interruptions : IER, IIR
• Registres de transfert : THR, TSR, RBR
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Master ACS - FEI
 les registres
 Adressage des registres :
- le 8250 possède 3 lignes d’adresses A0, A1, A2, pour

adresser 11 registres → plusieurs registres se partagent la
même adresse en utilisant DLAB ( bit de poids fort de LCR)
- en fonction de l’état de DLAB, on a accès au registre

d’émission/réception, au diviseur d’horloge ou au masque
d’interruption.
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Master ACS - FEI
 les registres de contrôle de protocole
permettent de construire
un protocole sommaire :
- réglages des bits de
parité et de stop
- Sélection de la vitesse de
transmission
• LCR : Line Control Register

(registre de contrôle de la ligne)
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Master ACS - FEI
 les registres de contrôle de protocole
• DLR : Divisor Latch Register (registre de sélection de la vitesse

de transfert)
Formé de 2 registres de 8 bits:
-DLL : diviseur d’horloge de poids faible
- DLH: diviseur d’horloge de poids fort
Registre codé sur 16 bits →
sélection d’une vitesse de
transfert de 50 à 9600 bauds
Remarque : le bit DLAB du registre

LCR doit être forcé à l'état 1.
24

Master ACS - FEI
 les registres de contrôle de la ligne

Ils sont au nombre de trois, et permettent de connaître
l'état de la ligne ou du modem, et de réinitialiser celui-ci :
• LSR: Line Status Register (registre d’état de la ligne)
- DR (Data Received) : Si DR =1, ce bit indique qu'un caractère

complètement transmis se trouve dans le registre de réception RBR.
La lecture de celui-ci réinitialisera automatiquement ce bit DR à 0.
- OR (OverRun) : ce bit est mis à 1 quant le registre de réception RBR
n'est pas vide et qu'une donnée reçue risque d'écraser son contenu.
Une simple lecture du registre de LSR réinitialisera ce bit à 0.
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Master ACS - FEI
- PE (Parity Error) : mis à 1 sur une erreur de parité. Réinitialisé à la

lecture de LSR.
-FE (Frame Error) : bits de stop incorrect. Reste à 1 tant que le premier
bit de stop (celui suivant le dernier bit de données ou le bit de parité)
est à 0.
- BE (Break Interrupt) : erreur de type break sur la ligne
26

Master ACS - FEI
- THR (Transmission Holding Register Empty) : ce bit prend la

valeur de 1 quand l'UART a fini de transmettre le dernier
caractère du registre de transmission THR dans le registre TDR.
-TSRE (Transmitter Shift Register Empty) : ce bit est en lecture
seule. Il indique (passage à l'état 1) que le caractère du registre
TDR a été envoyé sur la ligne, et donc que celui-ci est vide.
Dès qu'une donnée arrive de THR dans TDR, la valeur repasse à 0.
27

Master ACS - FEI
• MSR: Modem Status Register (registre d’état du modem)
- DCTS (Delta Clear To Send) : variation d'état de la broche CTS

(préparation d'émission)
- DDSR (Delta Data Set Ready) : variation d'état de la broche DSR
(données prêtes)
- TERI (Trailing Edge of Ring Indicator) : entrée RI de l'UART (Ring
Indicator). Ce bit passe à 1 si RI passe de ON (0) à OFF (1). Un appel a
été détecté depuis la dernière lecture.
28

Master ACS - FEI
• MSR: Modem Status Register (registre d’état du modem)
- DRLSD (Delta Received Line Signal Detector) : variation d'état de

l'entrée RLSD de l'UART. Indique si la liaison avec le modem distant a
été établie.
- CTS (Clear To Send) : état de la broche CTS.
- DSR (Data Set Ready) : état de la broche DSR.
- RI (Ring Indicator) : signale un appel sur la ligne.
- RLSD (Receive Line Signal Detect) : indique si la liaison avec le modem
distant a été établie.
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Master ACS - FEI
• MCR: Modem Control Register (registre de contrôle du modem)
-Les bits OUT1, OUT2, RTS et DTR permettent, en forçant leur

valeur, de contrôler la valeur barre des signaux correspondants
- DTR et RTS correspondent à des broches de l'interface,

OUT1 et OUT2 sont des sorties auxiliaires.
30

Master ACS - FEI
 les registres de contrôle d’interruptions

Permettent de déclarer quels événements déclencheront une
interruption.
• IER: Interrupt Enable Register (registre d’autorisation d’interruption)
- EDAI (Enable Data Available Interrupt) : arrivée d'un caractère

- ETHREI (Enable Tx Holding Register Empty Interrupt) : registre
THR vide
- ERLSI (Enable Receive Line Status Interrupt) : modification de
l'état de la ligne
- EMSI (Enable Modem Status Interrupt) : modification de l'état
du modem
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Master ACS - FEI
• IIR: Interrupt Identification Register (registre de cause

d’interruption)
Les trois bits IID (Interrupt ID) permettent de connaître la

cause de l'interruption, sa priorité, et le moyen de désactiver
l'interruption.
Le tableau suivant fournit la liste des combinaisons de ces trois
bits et leur signification:
32

Master ACS - FEI
• IIR: Interrupt Identification Register (registre de cause d’interruption)
33

Master ACS - FEI
 les registres de transfert - émission

• THR, TSR : Transmission Holding & Shift Register (registre
d'attente et de décalage de l'émetteur)
- Lorsqu'un caractère doit être transmis, il doit d'abord être

transféré dans le registre THR.
- Il y restera tant que le caractère précédent ne sera pas
acquitté par le périphérique.
- Une fois l'acquittement reçu, le caractère sera transféré
dans le registre TSR. L'UART se chargera alors de transmettre
le caractère bit à bit sur la ligne, et il pourra y insérer, selon
les réglages effectués dans LCR, un bit de parité et un nombre
fixé de bits de stop.
34

Master ACS - FEI
 les registres de transfert - réception
• RBR: Receiver Buffer Register (registre de réception)
L'octet reçu sera transféré (sans ses bits de parité et de stop)

dans le registre RBR.
35
LE 8086 – CONTROLEUR D’INTERRUPTION

Master ACS - FEI
III. LE 8259 – CONTRÔLEUR D’INTERRUPTION PROGRAMMABLE
- le 8086 possède trois lignes principales d’interruption :

INTR, NMI, et RESET
- il est relié à plusieurs périphériques qui peuvent demander
une interruption
- le PIC 8259, Contrôleur d’Interruption Programmable, reçoit
ces interruptions et les gère.
- peut recevoir 8 interruptions
36

Master ACS - FEI
• D0 – D7 : bus de données bidirectionnelles
• RD, WR : sens de lecture ou écriture
• CS : sélection du boitier (fournie par une
logique de décodage)
• A0 : 1 ligne d’adresse
• IR0 – IR7 : demandes d’interruption
• INT, INTA : liaison avec les lignes
d’interruption du microprocesseur
• CAS0 – CAS2, SP/EN : mise en cascade de
plusieurs 8259 pour augmenter le nombre
d’entrées des interruptions
37

Master ACS - FEI

38

Master ACS - FEI
 les priorités
• NMI : interruption non masquable → prise en compte dès

la fin de l’instruction en cours (temps de prise en charge de
l’interruption.
• Avant d’envoyer une interruption au microprocesseur via
INTR, le contrôleur attend d’avoir reçu INTA indiquant que
le microprocesseur a traité l’interruption en cours.
39

Master ACS - FEI
 déroulement d’une interruption

1. Un signal INT est émis par un périphérique
2. Le contrôleur le reçoit sur IRi → il envoie un signal sur sa
sortie INT suivant le traitement des interruptions en attente
3. Le microprocesseur reçoit le signal sur INTR dès qu’il a
terminé l’instruction en cours
4. Si la demande est acceptée (IF=1) → le μ-P met INTA à 0
pendant 2 cycles d’horloge pour indiquer au contrôleur que
la demande est acceptée
5. Le contrôleur place le N° de l’interruption associée à IRQi sur
le bus de données
40

Master ACS - FEI
 déroulement d’une interruption
6. Le μ-P lit le N° de l’interruption sur le bus de données et

l’utilise pour trouver le vecteur d’interruption :
- sauvegarde du registre d’état dans la pile
- IF = 0 masque les interruptions suivantes
- sauvegarde les registres CS et IP dans la pile
7. Déroulement de la procédure du traitement de l’interruption
8. Fin de l’interruption par l’instruction IRET
- restauration des registres CS, IP et du registre d’état à
partir de la pile
- reprise du programme là où il a été interrompu.
41

Master ACS - FEI
 table (ou pointeur) des interruptions
Contient les adresses des

programmes d'interruptions aux
quels le μ-P doit se brancher.
42

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LE 8086 – INTERFACES PARALLELE & SERIE

I. ADRESSAGE DES CIRCUITS D’E/S

Un circuit d’E/S possède des registres pour gérer les échanges

A chaque registre → une adresse : le microprocesseur accède à

LE 8086 – INTERFACES PARALLELE & SERIE

I. ADRESSAGE DES CIRCUITS D’E/S

les E/S sont mappées en mémoire → les adresses des

LE 8086 – INTERFACES PARALLELE & SERIE

- l’espace d’adressage de la mémoire diminue

- l’adressage des ports d’E/S se fait avec une adresse de même

- les instructions, et les modes d’adressage employés avec des

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I. ADRESSAGE DES CIRCUITS D’E/S

LE 8086 – INTERFACES PARALLELE & SERIE

-l’espace mémoire total adressable n’est pas diminué (1Mo)

LE 8086 – INTERFACES PARALLELE & SERIE

• Le signal permettant de différencier l’adressage de la

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I. L’INTERFACE PARALLELE 8255A

LE 8086 – INTERFACES PARALLELE & SERIE

– A (PA0-PA7): 8 bits programmable en

LE 8086 – INTERFACES PARALLELE & SERIE

• RD, WR : sens de lecture ou écriture

• CS : sélection du boitier (fournie par

• A0 – A1 : sélection des ports

LE 8086 – INTERFACES PARALLELE & SERIE

• Bloc logique de contrôle

• Les buffers de données

LE 8086 – INTERFACES PARALLELE & SERIE

 adressage des ports

Le bus d'adresse du 8255A est formé de deux lignes :

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LE 8086 – INTERFACES PARALLELE & SERIE

Le 8255 peut être programmé selon 3 modes :

LE 8086 – INTERFACES PARALLELE & SERIE

• Le mode 0 est le plus utilisé

• Les modes 2 et 3 sont complexes,

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LE 8086 – INTERFACES PARALLELE & SERIE

• Les sorties sont mémorisées dans des bascules D.

• Les entrées ne sont pas mémorisées.

• Sur un RESET, tous les ports sont positionnés en mode

• bit 7 égal 0 → les bascules du port C peuvent être mises à

LE 8086 – INTERFACES PARALLELE & SERIE

 connexion du 8255 avec le μ-processeur

bus de données du μ-processeur = 16 bits, Bus de données

Schéma de connexion du 8255 avec le 8086

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II. L’INTERFACE SERIE 8250 / 16550

8250 de National Semiconductor → gestion des

LE 8086 – INTERFACES PARALLELE & SERIE

LE 8086 – INTERFACES PARALLELE & SERIE

 connexion du 8250 avec le μ-processeur

Schéma de connexion du 8250 avec le 8086

LE 8086 – INTERFACES PARALLELE & SERIE

 Le 8250 possède 11 registres :

• Registres de contrôle de protocole : LCR, DLR