Ecole Supérieure des Télécommunications

IG1 2018-2019
Cours: Architecture des calculateurs
1

CHAPITRE II : LE
MICROPROCESSEUR

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 I. INTRODUCTION
2

1. Définition
 Le microprocesseur, noté aussi M.P.U (Microprocessor
unit) ou encore C.P.U. (Central Processing Unit) est:
 un circuit intégré complexe renfermant dans un seul boîtier l'unité de
contrôle et l'unité de traitement d'une machine de type VON NEUMANN
capable d'effectuer séquentiellement et automatiquement des suites
d'opérations élémentaires.
 Cette définition exclut volontairement :
 Les composants en plusieurs boîtiers (micros en tranches)
 Les microcontrôleurs qui incluent d'autres composantes des
systèmes informatiques (mémoire, entrées/sorties)

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 I. INTRODUCTION
3

1. Définition
 L’échelle d’intégration des processeurs (en nombre de transistor)
a suivi une évolution décrite ci-dessous :
 En 1964 : Intégration à petite échelle (SSI de 1 à 10 transistors)
 En 1968 Intégration à moyenne échelle (MSI de 10 à 500 transistors)
 En 1971 Intégration à grande échelle (LSI de 500 à 20 000 transistors)
 En 1980 Intégration à très grande échelle (VLSI plus de 20 000 transistors)
 Les microprocesseurs de dernière génération appartiennent à la
famille des VLSI (Very large scale intégration plus de 20 000
transistors).
 Le premier microprocesseur a été fabriqué par INTEL en
1971.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 I. INTRODUCTION
4

2. Puissance d'un microprocesseur

 La notion de puissance est la capacité de traiter un grand
nombre d'opérations par seconde sur de grands nombres et
en grande quantité.
 Intrinsèquement la puissance se joue sur les trois critères
suivants:
 La longueur des mots : données et instructions (on parle de largeur du
bus des données exprimée nombre de bit).
 Le nombre d'octets que le microprocesseur peut adresser (on parle de
largeur du bus des adresses exprimée nombre de bit).
 La vitesse d'exécution des instructions liée à la fréquence de
fonctionnement de l'horloge de synchronisation exprimée en MHZ.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 II. STRUCTURE INTERNE
5

 De façon générale, les MPU sont composés d’une unité de

contrôle, d’une unité de calcul et de bus internes comme
indiqué ci-après :

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 II. STRUCTURE INTERNE
6

1. L'unité de contrôle
 Elle est la partie la plus complexe du processeur.
 Elle se décompose en plusieurs parties dont elle doit assurer la
coordination.
 en anglais : Control Unit - CU
a- Le registre d’instruction
 Le processeur exécute une à une les instructions stockées dans la
mémoire centrale.
 Ces instructions sont chargées dans le registre d'instruction.
 Ce dernier contient donc l'instruction courante à exécuter.
b- Le décodeur
 Il permet d’interpréter l'instruction à exécuter qui est chargée dans le
registre d'instruction.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 II. STRUCTURE INTERNE
7

1. L'unité de contrôle
c - Le séquenceur
 Il permet d'ordonnancer les diverses opérations élémentaires du
processeur, nécessaires pour exécuter l'instruction, grâce à un
microprogramme.
d -Le compteur ordinal
 Il s’agit d’un registre particulier qui contient à tout instant, l'adresse de
l'instruction suivante à exécuter.
e -L'horloge
 C’est un dispositif qui détermine le rythme dans lequel sont
exécutées les instructions.
 Elle fournit un signal régulier au processeur.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 II. STRUCTURE INTERNE
8

1. L'unité de contrôle
f - Le registre d'état
 Il est, comme le compteur ordinal, un registre particulier.

 Il représente à tout moment l'état du processeur.

 En effet, divers évènements peuvent créer des situations

«exceptionnelles ».
 Par exemple, l'addition de deux valeurs peut dépasser les
capacités de représentation du processeur.
 Dans ce cas, un bit du registre d'état signale que le processeur
est dans l'état « overflow ».

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 II. STRUCTURE INTERNE
9

2. L'unité de calcul :
 Comme son nom l'indique, elle effectue tous les calculs au
sein du processeur.
 À côté des opérations arithmétiques, elle peut aussi
procéder à des opérations logiques.
a -L'accumulateur
 C’est le registre de calcul par excellence.
 C'est par lui en effet que transitent toutes les données devant faire
l'objet d'une opération ainsi que tous les résultats produits par calcul
arithmétique.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 II. STRUCTURE INTERNE
10

2. L'unité de calcul :
b- Les registres généraux
 Comme ces opérations mettent généralement en jeu plusieurs
termes et/ou états intermédiaires, l'accumulateur est secondé par un
nombre variable de registres généraux destinés à la réalisation
matérielle des calculs.
c- L'unité arithmétique et logique
 En anglais : Arithmetic and Logic Unit - ALU
 Comme son nom l'indique elle se charge de réaliser les opérations
arithmétiques et logiques.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 II. STRUCTURE INTERNE
11

3. Les bus
 Pour communiquer avec son environnement, le processeur
dispose d'un ensemble de « plusieurs bus » :
 Le bus d'adresses
 Il permet au processeur de désigner l'adresse d'un octet en mémoire.
 Selon le cas, il peut s'agir de l'adresse d'un ou de plusieurs octets à
charger dans le processeur ou à stocker en mémoire.
 Le bus de données
 Il permet de désigner la valeur à charger dans le processeur ou à stocker
en mémoire.
 le bus de commande
 Il permet au processeur de désigner l'opération à effectue:
 chargement dans le processeur

 ou stockage en mémoire.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 III. FAMILLE DES PROCESSEURS
12

Les deux grandes familles de microprocesseurs qui se

partagent à l'heure actuelle le marché sont INTEL et
MOTOROLA.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 III. FAMILLE DES PROCESSEURS
13

1. les microprocesseurs d’intel

 Dans un premier temps, INTEL proposera les successeurs du 8080 :
 8086, 80286, 80386, 80486
 et Pentium
 Ils constituent qui sont une évolution logique du 8080
 puis, l'apparition du P6, constitue un passage à la technologie RISC
rendu difficile par la nécessité de conserver la compatibilité au niveau du
code avec les processeurs antérieurs.
 INTEL sera donc conduit, à partir de cette époque à intégrer un
compilateur permettant la traduction des instructions de type 80x86
en instructions RISC exécutées par le processeur.
 De plus INTEL introduira des instructions issues des processeurs de
signal (DSP) de façon à accélérer les traitements d’image et de
sons imposés par les environnements multimédia.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 III. FAMILLE DES PROCESSEURS
14

2. Les microprocesseurs motorola

 MOTOROLA connaîtra le même type d'évolution issue du
6800 :
 68000, 68010, 68020, 68030, 68040 et 68060
 puis, la définition de la famille Power PC, constitue un passage à
la technologie RISC sans souci de compatibilité avec les processeurs
antérieurs.
 Cette rupture de compatibilité donnera, au début, à
MOTOROLA une avance sensible en terme de
performance.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 IV. FAMILLE DES PROCESSEURS
INTEL
15
Date Nom Nombre de Fréquence de l'horloge Largeur
transistors des données

1971 Intel 4004 2 300 108 kHz 4 bits/4 bits bus

1974 Intel 8008 6 000 2 MHz 8 bits/8 bits bus

1979 Intel 8088 29 000 5 MHz 16 bits/8 bits bus

1982 Intel 80286 134 000 6 à 16 MHz (20 MHz chez 16 bits/16 bits bus
AMD)

1985 Intel 80386 275 000 16 à 40 MHz 32 bits/32 bits bus

1989 Intel 80486 1 200 000 16 à 100 MHz 32 bits/32 bits bus

1993 Pentium (Intel P5) 3 100 000 60 à 233 MHz 32 bits/64 bits bus

1997 Pentium II 7 500 000 233 à 450 MHz 32 bits/64 bits bus

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 IV. FAMILLE DES PROCESSEURS
INTEL
16
1999 Pentium III 9 500 000 450 à 1 400 MHz 32 bits/64 bits bus

2000 Pentium 4 42 000 000 1,3 à 3,8 GHz 32 bits/64 bits bus

2004 Pentium 4 D (Prescott) 125 000 000 2.66 à 3,6 GHz 32 bits/64 bits bus

2006 Core 2 Duo (Conroe) 291 000 000 2,4 GHz (E6600) 64 bits/64 bits bus

2007 Core 2 Quad (Kentsfield) 2*291 000 000 3 GHz (Q6850) 64 bits/64 bits bus

2008 Core 2 Duo (Wolfdale) 410 000 000 3,33 GHz (E8600) 64 bits/64 bits bus

2008 Core 2 Quad (Yorkfield) 2*410 000 000 3,2 GHz (QX9770) 64 bits/64 bits bus

2008 Intel Core i7 (Bloomfield) 731 000 000 3,33 GHz(Corei7 975X) 64 bits/64 bits bus

2009 Intel Core i5/i7 (Lynnfield) 774 000 000 3 06 GHz (I7 880) 64 bits/64 bits bus

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 IV. FAMILLE DES PROCESSEURS
INTEL
17
2010 Intel Core i7 (Gulftown) 1 170 000 000 3,47 GHz(Core i7 990X) 64 bits/64 bits bus

2011 Intel Core i3/i5/i7 (Sandy Bridge) 1 160 000 000 3,5 GHz(Core i7 2700K) 64 bits/64 bits bus

2011 Intel Core i7/Xeon (Sandy Bridge- 2 270 000 000 3,5 GHz(Core i7 3970X) 64 bits/64 bits bus
E)
2012 Intel Core i3/i5/i7 (Ivy Bridge) 1 400 000 000 3,5 GHz(Core i7 3770K) 64 bits/64 bits bus

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 IV. FAMILLE DES PROCESSEURS
MOTOROLA
18

La famille des processeurs CISC (famille 680xx)

 Elle est constituée de 5 générations :
 Le 68000 sur 16 bits et sa version 8 bits le 68008.
 Le 68010 qui ajoute au 68000 des signaux de gestion de mémoire
virtuelle et sa version étendue en adressage: le 68012.
 Le 68020 - 32 bits qui, outre les signaux de gestion de mémoire virtuelle,
intègre une antémémoire pour les instructions.
 Le 68030 le 32 bits qui, outre les signaux de mémoire virtuelle, intègre
un dispositif de pagination ainsi qu'une antémémoire pour les
instructions et une autre pour les données.
 Le 68040 qui intègre l'unité de calcul en réels virgule flottante.
 Le 68060 qui parallélise l’exécution de certaines instructions

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 IV. FAMILLE DES PROCESSEURS
MOTOROLA
19

La famille des processeurs RISC (famille Power PC)

 L'architecture Power PC développée par MOTOROLA et
IBM n'assure aucune compatibilité avec les 68xxx.
 Le choix a été délibérément fait de rompre cette filiation et
de réaliser des processeurs RISC.
 On y trouve 5 générations de processeurs :
 - La première génération est constituée par les MPC 601 et MPC 602.
 - La deuxième génération est constituée par les MPC603, 603e, 604,
604e et 620.
 - La troisième génération appelée G3
 - La quatrième génération appelée G4
 - Enfin, la cinquième génération, appelée

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 IV. FAMILLE DES PROCESSEURS
MOTOROLA
20

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 V. ARCHITECURE CISC ET RISC
21

Architecture CISC (1/2)

 Un microprocesseur à jeu d'instruction étendu désigne un
microprocesseur possédant un jeu d'instructions
comprenant de très nombreuses instructions mixées à des
modes d'adressages complexes (plusieurs cycles d'horloge).
 L'architecture CISC (Complex Instruction Set Computer,
soit « ordinateur à jeu d'instruction complexe ») consiste à
placer dans le processeur des instructions complexes,
difficiles à créer à partir des instructions de base.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 V. ARCHITECURE CISC ET RISC
22

Architecture CISC (2/2)

 Ce type d'architecture possède un coût élevé dû aux
fonctions évoluées imprimées sur le silicium.
 D'autre part, les instructions sont de longueurs variables et
peuvent parfois nécessiter plus d'un cycle d'horloge.
 Or, un processeur basé sur l'architecture CISC ne peut
traiter qu'une instruction à la fois, d'où un temps
d'exécution conséquent.
 Le processeur doit exécuter des tâches complexes par
instruction unique.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 V. ARCHITECURE CISC ET RISC
23

Architecture RISC (1/3)

 Le microprocesseur à jeu d'instruction réduit (RISC) ou
reduced instruction-set computer en anglais est une
architecture matérielle de microprocesseurs.
 On l'a opposé à la fin des années 1980 et au début des
années 1990 à l'architecture CISC (complex instruction-set
computer).
 Il s’agit d’une architecture dans laquelle
 les instructions sont en nombre réduit (chargement, branchement, appel
sous-programme)
 et elles sont fréquemment utilisées.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 V. ARCHITECURE CISC ET RISC
24

Architecture RISC (2/3)

 Le but est :
 d’éliminer les instructions rarement employées et de consacrer les
ressources matérielles à exécuter les instructions relativement simples
en un cycle d’horloge
 et à émuler les autres instructions à l’aide des séquences basées sur les
instructions élémentaires.
 On trouve donc une meilleure performance à une vitesse
donnée
 le gain en performance envisageable est important mais dépend de la
qualité du compilateur.
 Les programmes doivent ainsi être traduits en instructions
simples, ce qui entraîne un développement plus difficile
et/ou un compilateur plus puissant.
Responsable du cours: Mme Zourkaleyni Falilatou Bako
 V. ARCHITECURE CISC ET RISC
25

Architecture RISC (3/3)

 Une telle architecture possède un coût de fabrication réduit
par rapport aux processeurs CISC.
 De plus, les instructions, simples par nature, sont
exécutées en un seul cycle d'horloge, ce qui rend l'exécution
des programmes plus rapide qu'avec des processeurs basés
sur une architecture CISC.
 Enfin, de tels processeurs sont capables de traiter plusieurs
instructions simultanément en les traitant en parallèle.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 V. ARCHITECURE CISC ET RISC
26

3.Comparaison (1/2)

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 V. ARCHITECURE CISC ET RISC
27

3. Comparaison (2/2)

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 28

VI. LA PROGRAMMATION DES

MICROPROCESSEURS

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 VI. LA PROGRAMMATION DES
MICROPROCESSEURS
29

1 Introduction
 Lorsque l'on doit lire ou écrire un programme en langage
machine, il est difficile d'utiliser la notation binaire ou
hexadécimale. On écrit les programmes à
l'aide des instructions en mnémonique comme MOV, A
DD, etc.
 L'opération d'assemblage consiste à traduire chaque
instruction mnémonique en une instruction machine.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 VI. LA PROGRAMMATION DES
MICROPROCESSEURS
30

1 Introduction
 Lorsque l'on doit lire ou écrire un programme en langage
machine, il est difficile d'utiliser la notation binaire ou
hexadécimale. On écrit les programmes à
l'aide des instructions en mnémonique comme MOV, A
DD, etc.
 L'opération d'assemblage consiste à traduire chaque
instruction mnémonique en une instruction machine.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 VI. LA PROGRAMMATION DES
MICROPROCESSEURS
31

1 Introduction
 Lorsque l'on doit lire ou écrire un programme en langage
machine, il est difficile d'utiliser la notation binaire ou
hexadécimale. On écrit les programmes à
l'aide des instructions en mnémonique comme MOV, A
DD, etc.
 L'opération d'assemblage consiste à traduire chaque
instruction mnémonique en une instruction machine.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 VI. LA PROGRAMMATION DES
MICROPROCESSEURS
32

2 Instruction
 Une instruction est l'opération élémentaire que le
processeur peut accomplir. Les instructions sont stockées
dans la mémoire principale, en vue d'être traitée par le
processeur. Une instruction est composée de deux champs :
 le code opération, représentant l'action que le processeur doit
accomplir ;
 le code opérande, définissant les paramètres de l'action. Le code
opérande dépend de l'opération. Il peut s'agir d'une donnée ou bien
d'une adresse mémoire (informations complémentaires sur
l’emplacement des données sources et de la destination).

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 V. LA PROGRAMMATION DES
MICROPROCESSEURS
33

2 Instruction
 La technique associée à la localisation des opérandes d’une
instruction s’appelle l’adressage ou le mode d’adressage
 Les instructions et les données sont codées sur des mots
mémoires (un ou plusieurs mots mémoires selon la nature
du calculateur)
 Une instruction désigne un ordre donné au processeur et
qui permet à celui-ci de réaliser un traitement élémentaire
 Le nombre d'octets d'une instruction est variable selon le
type de donnée (l'ordre de grandeur est de 1 à 4 octets).

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 VI. LA PROGRAMMATION DES
MICROPROCESSEURS
34

2 Instruction
 Les instructions peuvent être classées en catégories dont les
principales sont :
 Accès à la mémoire : des accès à la mémoire ou transferts de données
entre registres.
 Opérations arithmétiques : opérations telles que les additions,
soustractions, divisions ou multiplication.
 Opérations logiques : opérations ET, OU, NON, NON exclusif, etc.
 Contrôle : contrôles de séquence, branchements conditionnels, etc.


Responsable du cours: Mme Zourkaleyni Falilatou Bako

 VI. LA PROGRAMMATION DES
MICROPROCESSEURS
35

3 Jeu d'instruction

 On appelle jeu d'instructions l'ensemble des opérations

élémentaires qu'un processeur peut accomplir.

 Le jeu d'instruction d'un processeur détermine ainsi son

architecture, sachant qu'une même architecture peut
aboutir à des implémentations différentes selon les
constructeurs.

Responsable du cours: Mme Zourkaleyni Falilatou Bako

 VI. LA PROGRAMMATION DES
MICROPROCESSEURS
36

3 Jeu d'instruction
 Le processeur travaille effectivement grâce à un nombre
limité de fonctions, directement câblées sur les circuits
électroniques.
 La plupart des opérations peuvent être réalisé à l'aide de
fonctions basiques.
 Certaines architectures incluent néanmoins des fonctions
évoluées courante dans le processeur.

Responsable du cours: Mme Zourkaleyni Falilatou Bako