Lab 6 - Micro Nano Sistemas Electrónicos

UNMSM. Laboratorio de Micro-Nano Sistemas Electrónicos.
INFORME Nº 6
UNIVERSIDAD NACIONAL MAYOR DE SAN

MARCOS
ESCUELA DE INGENIERÍA ELECTRÓNICA
LABORATORIO DE MICRO-NANO SISTEMAS ELECTRÓNICOS

INFORME FINAL Nº 6
● PROFESOR: ALARCÓN MATTUTI, Rubén Virgilio
● ALUMNOS: BENITES MANRIQUE, Xiomara 19190180

OSCCO ESCOBAR, Diego 19190020
FRANCO CALDERÓN, Yossef 19190139
● TEMA: Modelos de fallos a nivel de transistores
Domingo 20 de noviembre del 2022

Ciudad Universitaria
UNMSM. Laboratorio de Micro-Nano Sistemas Electrónicos. INFORME Nº 6
Informe Final de Laboratorio Nº 6

Modelos de fallos a nivel de transistores
I. Resumen.
El presente documento tratará sobre el desarrollo del informe final de laboratorio 6 del curso de
Micro-Nano Sistemas Electrónicos. Se desarrollará el tema de modelos de fallos a nivel de
transistores, para qué es, cómo se aplica y para qué sirve, teniendo en cuenta las precauciones en el
uso de los materiales e instrumentos. Contaremos con conocimientos previos con respecto al uso
del display, leds, pulsadores, entre otros para usar como apoyo en el desarrollo de las actividades
plateadas en la guía de laboratorio, así como el manual de los Softwares a usarse. Se contará con
esquemas, ilustraciones y tablas de datos esenciales para el claro entendimiento del tema tratado.
Por último, mencionar el uso del Software Microwind y del simulador DSCH para las simulaciones
requeridas, esto por la dificultad de acceder a los laboratorios de la universidad.
Índice de términos: Microwind, sistemas electrónicos, transistores, Layout.
II. Introducción
En este sexto informe de laboratorio nos dedicaremos a la presentación de modelos de fallos a nivel
de transistores. Esta experiencia se parte en base al informe Nº 4 y del uso del software Microwind
y DSCH para la representación de diseños, señales y funciones; además, algunos conceptos básicos
sobre sistemas electrónicos, sus propiedades y cómo se justifica emplear el uso de los conceptos
teóricos de Micro-Nano Sistemas Electrónicos a la hora de expresar los datos experimentales.
Además, abordaremos el desarrollo de conceptos básicos del cálculo y su implementación digital
mediante el software Microwind y DSCH.
III. Objetivos
 Diseñar y evaluar circuitos diseñados en el software Microwind y DSCH.
IV. Equipos y materiales.
 Software Microwind
 Software DSCH
 PC Windows 10 o superior
 Manual de diseño de componentes electrónicos
V. Desarrollo
1. De las preguntas del Laboratorio Nº 3 y del Laboratorio Nº 4: 1, 2, 3, 5 y 6.
Resolver como mínimo 3 preguntas, solo una debe ser de lógica dinámica (que use φ), con
las indicaciones dadas en el Laboratorio.
En el caso de lógicas dinámicas USAR PULSE y considerar la señal φ=1 GHz .
Para cada circuito, fundamentar y aplicar directamente el modelo indicado, se pide:

a) Determine el número de transistores del circuito que pueden tener los fallo S-OPEN y fallo
S-ON.
b) Elegir un transistor y hallar el vector/vectores de test para detectar el fallo S-OPEN y el

fallo S-ON.
c) En el programa DSCH (esquemático) y/o Microwind (layout) inyectar manualmente y

simular los fallos anteriores. Considerar los transistores de dimensiones mínimas (L=0.25
micras, W=0.75 micras).
d) Verificar si hay algún transistor del circuito que no es estable.
LABORATORIO Nº 4 – PREGUNTA 1:
Diseñar la función dada usando el estilo CMOS dinámico. Use el Diagrama de Tiempos (*)
dado.
F ( X 1 , X 2, X 3 ) =( X 1 xnor X 2 ) + X 3
Para diseñar el CMOS dinámico, primero hallamos el árbol PULL DOWN, que sería
negando la función para obtener el árbol de NMOS.
F=( X 1 X 2+ X 1 X 2 ) ( X 3 )
F=( ( X 1 X 2 ) ( X 1´X 2 ) ) ( X 3 )
F=( ( X 1+ X 2 ) ( X 1+ X 2 ) ) ( X 3 )
F=X 1 X 2 X 3+ X 1 X 2 X 3
Realizaremos la tabla de verdad:
X1 X2 X3 F
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Realizaremos la tabla de Karnaugh:

Donde la función será:
F=X 1 X 2 X 3+ X 1 X 2 X 3
Por lo tanto, nuestro diseño con transistores MOS será:
Señal φ
Cabe mencionar que la señal φ tiene 2 estados:
a. Estado de precarga (φ=0): La salida OUT será 1 y no va a depender de las entradas

ni de la función.
b. Estado de evaluación (φ=1): La salida OUT va a depender de las entradas.
Circuito en DSCH:
 Determinar el número de transistores del circuito que pueden tener los fallos S-OPEN
y fallo S-ON.
Como se puede observar, de acuerdo con la función obtenida (

F=X 1 X 2 X 3+ X 1 X 2 X 3) y con el circuito armado en el simulador dsch, nuestro
circuito tendrá un total de 7 transistores, 5 de la función negada y 2 unidos a nuestra señal φ
, que pueden tener fallas S-OPEN y S-ON.
 Elegir un transistor y hallar el vector/vectores de test para detectar el fallo S-OPEN y

el fallo S-ON.
Se eligió el transistor indicado, al cual se le realizará el test para detectar el fallo S-open y
S-on:
S-open: F= 1 (phi = 0) Vector de inicialización <x1,x2,x3> = <d,d,d>,
Para test: F = 0 Vector de Test <x1,x2,x3> = <0,1,0>, con Phi = 1
Si F=0 no hay fallo
Si F=1 existe el S-open
S-on: F= 1 (phi = 0) Vector de inicialización <x1,x2,x3> = <d,d,d>,

Para test: F = 0 Vector de Test <x1,x2,x3> = <1,1,0>, con Phi = 1
Si F=1 no hay fallo
Si F=0 existe el fallo S-on
 En el programa DSCH (esquemático) y/o Microwind (layout) inyectar manualmente y

simular los fallos anteriores. Considerar los transistores de dimensiones mínimas
(L=0.25 micras, W=0.75 micras).
Se intenta simular lo anteriormente descrito en el dsch, retirando el transistor para simular

el fallo S-open
Se produce una parte gris debido a que el dsch no puede simular lógica dinámica porque no
toma en cuenta las capacidades parasitas
Se realizará la simulación en simulink cargando el verilog de dsch

Se tendrá la siguiente tabla:
X1 X2 X3 F Stuck Open
0 0 0 0 1 1
1 0 0 1 1 1
2 0 1 0 0 1
3 0 1 1 1 1
4 1 0 0 0 0
5 1 0 1 1 1
6 1 1 0 1 1
7 1 1 1 1 1
De tal forma que hemos simulado un S-open al quitar el transistor.
Ahora realizaremos el mismo procedimiento para simular el S-on:
Quitamos el transistor y conectamos cerrando el circuito, luego hacemos el verilog y lo

cargamos a simulink
X1 X2 X3 F Stuck Open
0 0 0 0 1 1
1 0 0 1 1 1
2 0 1 0 0 0
3 0 1 1 1 1
4 1 0 0 0 0
5 1 0 1 1 1
6 1 1 0 1 0
7 1 1 1 1 1
De forma que simulamos el S-on y se comprueba en simulink
 Verificar si hay algún transistor del circuito que no es estable.
Se logro analizar todos los casos del modelo Stuck-Open para los transistores NMOS
utilizados en el circuito y se llego a la conclusión de que ….
3. Diseñar en cascada la función G mediante la función F, usando el estilo DINÁMICO

CMOS
DOMINÓ. Use el diagrama de Tiempos (*) dado.
G(X1,X2,X3) = F xnor X3, F(X1,X2) = X1 or X2.
G(X1,X2,X3) = (X1+X2)XNORX3 = (X3+X1’X2’)((X1+X2+X3’)
Realizaremos el circuito en modo estático:

Cuya tabla de verdad correspondiente es:
X1 X2 X3 F
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
y fallo S-ON.
En el circuito se tienen 12 transistores ( 6 n-mos y 6 p-mos) que podrían tener fallos.

el fallo S-ON.
Se eligirá el nmos indicado en la figura
S-open:
De la tabla de verdad, se necesita una salida en 0 y en la cual x3 tenga un valor de 1 lógico

para probar el funcionamiento, por ende el vector de prueba será: <x1,x2,x3> = <0,0,1>
Si F = 0 no hay fallo
Si F = 1 Se presenta una falla S-open.
Al ser un circuito en logica estática no se puede testear el transistor para S-on.
Se elije un transistor p-mos para probar el caso S-on:

Para encontrar los vectores de test para analizar el vector indicado, debemos ver la tabla de
verdad del circuito y ver los casos en los cuales x1 y x2 no son 0 logicos al mismo tiempo,
la salida logica debe ser F=1 y x3 debe estar 1 para ver si hay o no fallo.
De lo anterior se tienen 3 vectores de test, los cuales son:
<x1,x2,x3> : <0,1,1>, <1,0,1>, <1,1,1>
Para simular el fallo en dsch retiramos el transistor a testear e inyectamos los vectores de
test:
Vector <0,1,1>:
Vector <1,0,1>:
Vector <1,1,1>:
Vemos que en los 3 casos la salida está en gris, lo que nos indica que puede ser un 0 o 1
debido a la falla S-on en el transistor.
En el programa DSCH (esquemático) y/o Microwind (layout) inyectar manualmente y

simular los fallos
Inyectaremos los fallos anteriormente descritos en el transistor
Fallo S-open:
Retiramos el transistor y simulamos el vector de prueba previamente indicado <0,0,1>

Vemos que la respuesta esta en gris, esto se debe a que puede ser un 0 o 1 lógico a causa de
que el transistor esta representado como un circuito abierto.
Determinar su diagrama de STIK, interprete dicho diagrama, dibuje el circuito esquemático

de transistores y obtenga la función lógica de salida.
El diagrama STICK es:

A partir del diagrama STICK obtenemos el siguiente circuito esquemático:
Observamos que las entradas se encuentran a los extremos, y que se tiene un inversor en la
salida, por lo que se trata de una función lógica de puertas de paso.
Obtenemos la función lógica de salida a partir de los nodos del circuito esquemático:
F ( S , ¿2 , ¿1 )=(¿2 S +¿2 S)+(¿1 S+ ¿1 S)=¿ 2 S+¿ 1 S
Nuestra Tabla de Verdad será:
S ¿2 ¿31 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
Circuito en DSCH:
El circuito en Microwind será:
Donde su diagrama de tiempos será:

y fallo S-ON.
Como se puede observar, de acuerdo con la función obtenida (F= ¿2 S +¿1 S ) y con el
circuito armado en el simulador dsch, nuestro circuito tendrá un total de 6 transistores, 4 de
la función y 2 unidos a nuestra señal φ , que pueden tener fallas S-OPEN y S-ON.

el fallo S-ON.
Se escogió quitar el siguiente transistor del circuito para poder hallar el fallo S-OPEN y S-
ON.
Se eligió el transistor indicado, al cual se le realizará el test para detectar el fallo S-open y
S-on:
S-open: F=1 →( φ=0) Vector de inicialización <S,ln1,ln2> = <0,0,0>,
Para test: F = 0 Vector de Test <S,ln1,ln2> = <0,0,1>, <0,1,1>,<0,1,0> con (φ=1)
Si F=0 no hay fallo
Si F=1 existe el S-open
S-on: F=1 →( φ=0) Vector de inicialización <S,ln1,ln2> = <0,1,1>,
Para test: F = 0 Vector de Test <S,ln1,ln2> = <1,0,1>, <1,0,0>,<1,1,0>, <1,1,1> con

(φ=1)
Si F=1 si hay fallo
Si F=0 no hay fallo S-on
 En el programa DSCH (esquemático) y/o Microwind (layout) inyectar manualmente y

simular los fallos anteriores. Considerar los transistores de dimensiones mínimas
(L=0.25 micras, W=0.75 micras).
Utilizando las herramientas brindadas en el simulador de dsch, observaremos que se

producirán partes grises debido a que el dsch no puede simular lógica dinámica porque no
Para el fallo s-open
Se puede observar que en la imagen no hay una salida constante en “1” lógico, esto se debe
a que el simulador no toma en cuenta las capacitancias parásitas.
Nuestro circuito en el software microwind será:

Su diagrama de tiempos será:
Para el fallo s-on:
En este caso, implementamos la tabla de verdad:

S ¿1 ¿2 F F s−on
0 0 0 1 1
0 0 1 0 0
0 1 0 1 1
0 1 1 0 0
1 0 0 1 1/0
1 0 1 1 1/0
1 1 0 0 1/0
1 1 1 0 1/0
Utilizando las herramientas brindadas en el simulador de dsch, observaremos que se

producirán partes grises debido a que el dsch no puede simular lógica dinámica porque no
En este caso observamos que cuando S=1, es incierto el valor de la salida F tal y como se
muestra en la tabla de verdad.
Nuestro circuito en microwind será:

Su diagrama de tiempo será:
VI. Bibliografía
[1] W. Wolf, Modern VLSI Design.
[2] I. Jaramillo, Tendencias en diseño digital CMOS – VLSI.
[3] H. J. D. L. Santos, RF MEMS Circuit Design for Wireless Communications.
[4] A. R. &. J. Altet, Diseño de circuitos y sistemas integrados.
[5] D. A. Pucknell, Basic VLSI Design.
[6] J. P. Uyemura, CMOS Logic Circuit Design.
[7] A. G. Nassiopoulou, Microelectronics, Microsystems and Nanotechnology.
[8] Rabaey, Digital Integrated Circuits. A design perspective.

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UNMSM. Laboratorio de Micro-Nano Sistemas Electrónicos.

UNIVERSIDAD NACIONAL MAYOR DE SAN

LABORATORIO DE MICRO-NANO SISTEMAS ELECTRÓNICOS

● PROFESOR: ALARCÓN MATTUTI, Rubén Virgilio

● ALUMNOS: BENITES MANRIQUE, Xiomara 19190180

● TEMA: Modelos de fallos a nivel de transistores

Domingo 20 de noviembre del 2022

Informe Final de Laboratorio Nº 6

Índice de términos: Microwind, sistemas electrónicos, transistores, Layout.

 Diseñar y evaluar circuitos diseñados en el software Microwind y DSCH.

IV. Equipos y materiales.

1. De las preguntas del Laboratorio Nº 3 y del Laboratorio Nº 4: 1, 2, 3, 5 y 6.

En el caso de lógicas dinámicas USAR PULSE y considerar la señal φ=1 GHz .

Para cada circuito, fundamentar y aplicar directamente el modelo indicado, se pide:

b) Elegir un transistor y hallar el vector/vectores de test para detectar el fallo S-OPEN y el

c) En el programa DSCH (esquemático) y/o Microwind (layout) inyectar manualmente y

d) Verificar si hay algún transistor del circuito que no es estable.

Realizaremos la tabla de verdad:

Realizaremos la tabla de Karnaugh:

Donde la función será:

Por lo tanto, nuestro diseño con transistores MOS será:

Cabe mencionar que la señal φ tiene 2 estados:

a. Estado de precarga (φ=0): La salida OUT será 1 y no va a depender de las entradas

b. Estado de evaluación (φ=1): La salida OUT va a depender de las entradas.

Como se puede observar, de acuerdo con la función obtenida (

 Elegir un transistor y hallar el vector/vectores de test para detectar el fallo S-OPEN y

S-open: F= 1 (phi = 0) Vector de inicialización <x1,x2,x3> = <d,d,d>,

Para test: F = 0 Vector de Test <x1,x2,x3> = <0,1,0>, con Phi = 1

Si F=0 no hay fallo

Si F=1 existe el S-open

S-on: F= 1 (phi = 0) Vector de inicialización <x1,x2,x3> = <d,d,d>,

Para test: F = 0 Vector de Test <x1,x2,x3> = <1,1,0>, con Phi = 1

Si F=1 no hay fallo

Si F=0 existe el fallo S-on

 En el programa DSCH (esquemático) y/o Microwind (layout) inyectar manualmente y

Se intenta simular lo anteriormente descrito en el dsch, retirando el transistor para simular

Se realizará la simulación en simulink cargando el verilog de dsch

Se tendrá la siguiente tabla:

Ahora realizaremos el mismo procedimiento para simular el S-on:

Quitamos el transistor y conectamos cerrando el circuito, luego hacemos el verilog y lo

De forma que simulamos el S-on y se comprueba en simulink

 Verificar si hay algún transistor del circuito que no es estable.

3. Diseñar en cascada la función G mediante la función F, usando el estilo DINÁMICO

DOMINÓ. Use el diagrama de Tiempos (*) dado.

G(X1,X2,X3) = F xnor X3, F(X1,X2) = X1 or X2.

G(X1,X2,X3) = (X1+X2)XNORX3 = (X3+X1’X2’)((X1+X2+X3’)

Realizaremos el circuito en modo estático:

Cuya tabla de verdad correspondiente es:

En el circuito se tienen 12 transistores ( 6 n-mos y 6 p-mos) que podrían tener fallos.

 Elegir un transistor y hallar el vector/vectores de test para detectar el fallo S-OPEN y

Se eligirá el nmos indicado en la figura

De la tabla de verdad, se necesita una salida en 0 y en la cual x3 tenga un valor de 1 lógico

Si F = 1 Se presenta una falla S-open.

Al ser un circuito en logica estática no se puede testear el transistor para S-on.

Se elije un transistor p-mos para probar el caso S-on:

De lo anterior se tienen 3 vectores de test, los cuales son:

<x1,x2,x3> : <0,1,1>, <1,0,1>, <1,1,1>

En el programa DSCH (esquemático) y/o Microwind (layout) inyectar manualmente y